一种全数字锁相环及其快速锁相方法技术

本发明专利技术公开了一种全数字锁相环及其快速锁相方法，其中，所述快速锁相方法通过检测当前输入的参考信号的下降沿是否到来，当参考信号的下降沿到来时数控振荡器输出重构信号；对所述重构信号进行分频后将其与参考信号的频率进行对比，并根据对比结果输出相应的电平信号；根据所述电平信号按预设规则粗调频率控制字的值以调节重构信号的输出频率；当粗调次数达到预设次数时，根据重构信号和参考信号的相位关系对频率控制字的值进行细调使得分频后的所述重构信号的频率与参考信号的频率相等，全数字锁相环进入锁定状态，使得锁相环的锁定时间仅与输出的频率范围和精度有关，且通过不同步长的粗调和细调有效减少搜索次数，减小锁定时间实现快速锁相。

【技术实现步骤摘要】
一种全数字锁相环及其快速锁相方法
本专利技术涉及锁相环
，特别涉及一种全数字锁相环及其快速锁相方法。
技术介绍
锁相环(Phase-LockedLoop，PLL)是一个能对输入信号进行自动跟踪的负反馈控制电路。所谓锁相，顾名思义，就是利用输入与输出信号之间的相位差进行相位地自动调节，以使输出信号的频率自动跟踪输入信号的频率，从而最终完成两个信号之间相位同步与频率自动跟踪的功能。锁相技术是一项重要的自动反馈控制技术，它在许多领域得到了广泛应用，如仪器仪表、通信以及数字信号处理等。当前全集成收发机SOC正在向多模、多功能、低电压和低功耗方向快速发展，采用晶体管特征尺寸不断减小的先进CMOS工艺已经成为当前射频集成电路设计的一种主流的选择，其优势不仅在于有截止频率更高的器件可供选用，还有利于系统集成度的进一步提高，在同一个芯片上能布置更多的模块来完成更多的功能。但是随着核心器件电源电压的不断降低，作为其中关键模块的锁相环频率综合器的设计难度也在不断加大，需要应对的新问题、新挑战也在不断出现。特别是如何实现高集成度、高频谱纯净度、高频率分辨率、宽输出频率覆盖范围以及快速锁定的锁相环频率综合器已经成为制约集成无线通信系统性能提升的一个瓶颈问题。这一问题作为射频集成电路设计师所要面对的共同挑战，吸引了学术界和工业界广泛关注，已经成为一个热点研究方向。目前，应用于快速锁定的技术有很多种，例如提高参考时钟频率、环路带宽自适应技术、前馈补偿技术以及频率控制字预置技术等等，这些现有传统结构的全数字锁相环（ADPLL）的锁定时间与输出的频率范围、滤波器带宽、目标频率和频率精度有关，输出频率范围越大，滤波器带宽越小，目标频率离起始频率越远，频率精度越高，则锁定时间越长，因此限制了快速锁相技术的发展。因而现有技术还有待改进和提高。
技术实现思路
鉴于上述现有技术的不足之处，本专利技术的目的在于提供一种全数字锁相环及其快速锁相方法，使得锁相环的锁定时间仅与输出的频率范围和精度有关，且通过不同步长的粗调和细调有效减少搜索次数，减小锁定时间实现快速锁相。为了达到上述目的，本专利技术采取了以下技术方案：一种全数字锁相环的快速锁相方法，其包括如下步骤：检测当前输入的参考信号的下降沿是否到来，当参考信号的下降沿到来时数控振荡器输出重构信号；对所述重构信号进行分频后将其与参考信号的频率进行对比，并根据对比结果输出相应的电平信号；根据所述电平信号按预设规则粗调频率控制字的值以调节重构信号的输出频率；当粗调次数达到预设次数时，根据重构信号和参考信号的相位关系对频率控制字的值进行细调使得分频后的所述重构信号的频率与参考信号的频率相等，全数字锁相环进入锁定状态。所述的全数字锁相环的快速锁相方法中，所述检测当前输入的参考信号的下降沿是否到来，当参考信号的下降沿到来时控制数字振荡器输出重构信号的步骤之前还包括：检测当前是否接收到复位信号，若否，则检测当前输入的参考信号的下降沿是否到来。所述的全数字锁相环的快速锁相方法中，所述对所述重构信号进行分频后将其与参考信号的频率进行对比，并根据对比结果输出相应的电平信号的步骤具体包括：对所述重构信号进行分频后将其与参考信号的频率进行对比，当参考信号的频率大于重构信号的频率时输出高电平信号；当参考信号的频率小于重构信号的频率时输出低电平信号。所述的全数字锁相环的快速锁相方法中，所述根据所述电平信号按预设规则粗调频率控制字的值以调节重构信号的输出频率的步骤具体包括：当输出高电平信号时，按预设规则将频率控制字的值增大；当输出低电平信号时，按预设规则将频率控制字的值减小，以调节重构信号的输出频率。所述的全数字锁相环的快速锁相方法中，所述当输出高电平信号时，按预设规则将频率控制字的值增大的步骤具体包括：当输出高电平信号时，将频率控制字的值增大，其中增大的量为频率控制字最大值与当前频率控制字的值的差值的一半，并将更新后的频率控制字的值赋值给频率控制字最小值。所述的全数字锁相环的快速锁相方法中，所述当输出低电平信号时，按预设规则将频率控制字的值减小的步骤具体包括：当输出低电平信号时，将频率控制字的值减小，其中减小的量为当前频率控制字的值与频率控制字最小值的差值的一半，并将更新后的频率控制字的值赋值给频率控制字最大值。所述的全数字锁相环的快速锁相方法中，所述根据所述电平信号按预设规则粗调频率控制字的值以调节重构信号的输出频率的步骤之后还包括：每完成一次频率控制字跳变则跳变次数加一，判断当前跳变次数是否大于等于预设次数，若是则输出模式切换信号进入细调模式，否则输出模式保持信号继续保持粗调模式。所述的全数字锁相环的快速锁相方法中，所述当粗调次数达到预设次数时，根据重构信号和参考信号的相位关系对频率控制字的值进行细调使得分频后的所述重构信号的频率与参考信号的频率相等，全数字锁相环进入锁定状态的步骤包括：当粗调次数达到预设次数时，判断重构信号和参考信号的相位关系是否变化，若是则记录若干次相位关系变化时对应的频率控制字的值；计算若干次相位关系变化时对应的频率控制字的平均值，将其作为当前频率控制字的值；根据重构信号和参考信号的相位关系对频率控制字的值进行细调使得分频后的所述重构信号的频率与参考信号的频率相等，全数字锁相环进入锁定状态。所述的全数字锁相环的快速锁相方法中，所述预设次数为10次。一种采用如上所述的快速锁相方法锁相的全数字锁相环，其包括：数控振荡器，用于在参考信号的下降沿到来时输出重构信号；分频模块，用于对所述重构信号进行分频；频率比较模块，用于将分频后的重构信号与参考信号的频率进行对比，并根据对比结果输出相应的电平信号；控制模块，用于根据所述电平信号按预设规则粗调频率控制字的值以调节重构信号的输出频率；以及当粗调次数达到预设次数时，根据重构信号和参考信号的相位关系对频率控制字的值进行细调使得分频后的所述重构信号的频率与参考信号的频率相等，全数字锁相环进入锁定状态。相较于现有技术，本专利技术提供的全数字锁相环及其快速锁相方法中，所述快速锁相方法通过检测当前输入的参考信号的下降沿是否到来，当参考信号的下降沿到来时数控振荡器输出重构信号；对所述重构信号进行分频后将其与参考信号的频率进行对比，并根据对比结果输出相应的电平信号；根据所述电平信号按预设规则粗调频率控制字的值以调节重构信号的输出频率；当粗调次数达到预设次数时，根据重构信号和参考信号的相位关系对频率控制字的值进行细调使得分频后的所述重构信号的频率与参考信号的频率相等，全数字锁相环进入锁定状态，使得锁相环的锁定时间仅与输出的频率范围和精度有关，且通过不同步长的粗调和细调有效减少搜索次数，减小锁定时间实现快速锁相。附图说明图1为本专利技术提供的全数字锁相环的快速锁相方法的流程图。图2为本专利技术提供的全数字锁相环的快速锁相方法中参考信号与重构信号的频率对比示意图。图3中（a）图为现有技术中锁相环的锁定过程示意图。图3中（b）图为本专利技术提供的全数字锁相环的快速锁相方法的锁定过程示意图图4为本专利技术提供的全数字锁相环的快速锁相方法应用实施例的流程图。图5为本专利技术提供的全数字锁相环的快速锁相方法捕获2.24G时钟的仿真波形图。图6为本专利技术提供的全数字锁相环的结构框图。具体实施方式鉴于现有技术中锁相本文档来自技高网...

【技术保护点】
1.一种全数字锁相环的快速锁相方法，其特征在于，包括如下步骤：检测当前输入的参考信号的下降沿是否到来，当参考信号的下降沿到来时数控振荡器输出重构信号；对所述重构信号进行分频后将其与参考信号的频率进行对比，并根据对比结果输出相应的电平信号；根据所述电平信号按预设规则粗调频率控制字的值以调节重构信号的输出频率；当粗调次数达到预设次数时，根据重构信号和参考信号的相位关系对频率控制字的值进行细调使得分频后的所述重构信号的频率与参考信号的频率相等，全数字锁相环进入锁定状态。

【技术特征摘要】
1.一种全数字锁相环的快速锁相方法，其特征在于，包括如下步骤：检测当前输入的参考信号的下降沿是否到来，当参考信号的下降沿到来时数控振荡器输出重构信号；对所述重构信号进行分频后将其与参考信号的频率进行对比，并根据对比结果输出相应的电平信号；根据所述电平信号按预设规则粗调频率控制字的值以调节重构信号的输出频率；当粗调次数达到预设次数时，根据重构信号和参考信号的相位关系对频率控制字的值进行细调使得分频后的所述重构信号的频率与参考信号的频率相等，全数字锁相环进入锁定状态。2.根据权利要求1所述的全数字锁相环的快速锁相方法，其特征在于，所述检测当前输入的参考信号的下降沿是否到来，当参考信号的下降沿到来时控制数字振荡器输出重构信号的步骤之前还包括：检测当前是否接收到复位信号，若否，则检测当前输入的参考信号的下降沿是否到来。3.根据权利要求1所述的全数字锁相环的快速锁相方法，其特征在于，所述对所述重构信号进行分频后将其与参考信号的频率进行对比，并根据对比结果输出相应的电平信号的步骤具体包括：对所述重构信号进行分频后将其与参考信号的频率进行对比，当参考信号的频率大于重构信号的频率时输出高电平信号；当参考信号的频率小于重构信号的频率时输出低电平信号。4.根据权利要求3所述的全数字锁相环的快速锁相方法，其特征在于，所述根据所述电平信号按预设规则粗调频率控制字的值以调节重构信号的输出频率的步骤具体包括：当输出高电平信号时，按预设规则将频率控制字的值增大；当输出低电平信号时，按预设规则将频率控制字的值减小，以调节重构信号的输出频率。5.根据权利要求4所述的全数字锁相环的快速锁相方法，其特征在于，所述当输出高电平信号时，按预设规则将频率控制字的值增大的步骤具体包括：当输出高电平信号时，将频率控制字的值增大，其中增大的量为频率控制字最大值与当前频率控制字的值的差值的一半，并将更新后的频率控制字的值赋值给频率控制字最小值。6.根据权利要求4所述的全数字锁相环的快速锁相方法，其特征在于，所述当输出低电平...

【专利技术属性】
技术研发人员：邓小莺，李华章，朱明程，
申请(专利权)人：深圳大学，
类型：发明
国别省市：广东,44