具有无损伤基准切换和频率稳定性的时钟合成器制造技术

一种用于合成被锁定到所选基准时钟输入的输出时钟的时钟合成器，该时钟合成器具有被锁定到相应基准时钟输入的一对锁相环，锁相环首先生成第一频率和第二频率。这些频率中的一者被选择以控制用于生成输出时钟的受控振荡器。在切换时第一频率与第二频率之间的频率偏移被存储并加到控制受控振荡器的频率。

Clock synthesizer with nondestructive reference switching and frequency stability

A clock synthesizer for synthesizing the output clock locked to the selected reference clock input has a pair of phase-locked loops that are locked to the corresponding reference clock input. The PLL first generates the first frequency and the second frequency. One of these frequencies is selected to control the controlled oscillator used to generate the output clock. When switching, the frequency offset between the first frequency and the second frequency is stored and added to the frequency of the controlled oscillator.

【技术实现步骤摘要】
具有无损伤基准切换和频率稳定性的时钟合成器专利
本专利技术涉及精确定时的领域，尤其涉及一种在具有各基准时钟之间的无损伤切换和频率稳定性的情况下从多个基准时钟中的所选基准时钟合成输出时钟的方法，以及实现该方法的时钟合成器。专利技术背景精确时钟合成在数个领域中是重要的。出于该目的，可以使用数字锁相环(DPLL)从绑定到某个标准基准的基准时钟输入合成输出时钟。在正常操作中，DPLL将其输出时钟同步到基准时钟。为了允许基准时钟的故障或漂移，提供了多个(两个或更多)基准时钟。DPLL被锁定到这些基准时钟中的所选基准时钟。在所选基准时钟故障或漂移得太远的情况下，DPLL的输入被切换到替换的基准时钟。各基准时钟之间的切换平滑地发生而没有因瞬时失去同步引起的相位毛刺是重要的。现有技术的时钟合成器被设计成提供所谓的无损伤基准切换以确保在各基准时钟之间的平滑过渡。在时钟合成器用于在某些应用中提供稳定时钟源的情况下(诸如在美国专利no.9,444,470中所描述的双PLL晶体同步电路中，该美国专利的内容通过援引纳入于此)，频率稳定性可以比通过无损伤切换确保的仅没有相位移动更重要。在无损伤切换中，在切换到具有稍微不同的频率和相位的新基准时钟时不存在相位或频率跳变，但是作为PLL的内在属性的结果，输出时钟的频率和相位将逐渐漂移到由新的基准输入时钟确定的新的频率和相位。这种频率漂移在诸如美国专利no.9,444,470中所描述的应用中(其中需要频率不随时间变化的高度稳定的时钟源)是不可接受的。即使两个基准时钟之间存在频率偏移，合成器输出频率也应当在基准切换期间和之后保持稳定在恒定频率处，或者至少应当在基准切换之后以延迟的并且潜在可设置的速率漂移到新基准时钟的频率。本专利技术解决的问题是如何提供允许在各基准时钟之间切换同时满足这些准则的时钟合成器。专利技术概述本专利技术的各实施例采用一种用于时钟合成器的新架构，其中，即使两个基准时钟之间存在频率偏移，输出频率在基准切换期间和之后也不改变。输出时钟锁定到新的基准时钟，但是其频率偏移基于先前锁定的基准频率。输出时钟是稳定的，既没有频率损伤也没有相位损伤。本专利技术适用于晶体应用和频率稳定性。根据本专利技术，提供了一种用于合成被锁定到所选基准时钟输入的输出时钟的时钟合成器，包括：第一锁相环，其用于生成被锁定到第一所选基准时钟输入的第一频率；第二锁相环，其用于生成被锁定到第二所选基准时钟输入的第二频率；受控振荡器，其用于生成输出时钟；响应于切换信号的第一开关，其用于选择所述第一频率或所述第二频率以控制所述受控振荡器；频率跟踪器，其用于在切换所述基准时钟输入时存储所述第一频率与所述第二频率之间的频率偏移；以及第一加法器，其用于将所述频率偏移加到控制所述受控振荡器的所述第一频率或所述第二频率。该时钟合成器优选地在数字域中操作，在该情形中锁相环包括软件数字受控振荡器(SDCO)。在该情形中，基准时钟输入由相位采样块进行采样，该相位采样块产生相对于某个任意初始相位的数字相位值。该时钟合成器可以提供对频率的无损伤基准切换，并且在一个非限制性实施例中，也提供对相位的无损伤基准切换。在一个实施例中，当合成器保持被锁定到特定的基准输入时，所存储的偏移随时间被逐渐衰减到零。根据本专利技术的第二方面，提供了一种从所选基准时钟输入合成输出时钟的方法，包括：在第一锁相环中生成被锁定到第一所选基准时钟输入的第一频率；在第二锁相环中生成被锁定到第二所选基准时钟输入的第二频率；选择所述第一频率或所述第二频率中的一者以控制所述受控振荡器，切换到所述第一频率或所述第二频率中的另一者以控制所述受控振荡器；在切换所述基准时钟输入时存储所述第一频率与所述第二频率之间的频率偏移；以及将所存储的频率偏移加到控制所述受控振荡器的所述第一频率或所述第二频率。附图简述本专利技术现在将会参照所附附图仅以示例的方式进行描述，其中：图1是与基准切换结合的DPLL的现有技术时钟合成器的框图；图2是根据本专利技术的第一实施例的与基准切换结合的DPLL的时钟合成器的框图；图3是图2的开关块的更详细示图；图4是根据本专利技术的第二实施例的将DPLL与基准切换结合的时钟合成器的框图，其中频率偏移被逐渐衰减；图5是图4中所示的衰减块的更详细示图；图6是根据本专利技术的第三实施例的将DPLL与基准切换结合的时钟合成器的框图；以及图7是根据本专利技术的第四实施例的将DPLL与基准切换结合的时钟合成器的框图。优选实施例的详细描述图1中所示的纳入数字锁相环(DPLL)1的现有技术时钟合成器包括相位采样块101、102，该相位采样块101、102对相应的时钟输入ref1、ref2采样并输出被输入到开关块14的相对于某个初始基准的数字相位值。将领会，作为数字电路，整个电路由适当的主时钟(未示出)进行时钟控制，并且事件发生在每个主时钟循环上。开关块14基于当前所选基准时钟输入来输出相位值phase(相位)并且还输出所存储的偏移值offset(偏移)。相位值phase向相位比较器16提供正输入，相位比较器16的负输入接收加法器18的输出。相位比较器被示出为具有正和负输入的加法器。将领会，具有负输入的加法器可以被认为是加了负量的加法器或者减法器(比较器)。这些术语是等效的。相位比较器16的输出被输入到环路滤波器20，该环路滤波器20向软件数字受控振荡器(SDCO)22提供控制输入。SDCO22输出被锁定到当前所选输入基准时钟输入的数字频率和相位值。SDCO22的相位输出被反馈回到加法器18的一个输入，加法器18的另一输入接收所存储的偏移值offset。偏移值和反馈相位的和提供了相位比较器16的负输入。该布置的作用是将锁相环的相位锁定到当前所选基准时钟输入的相位加上偏移值offset，其自身可以具有负值。由SDCO22输出的相位和频率值在转换块24中被转换成用于硬件DCO/VCO合成器26的合适输入，该硬件DCO/VCO合成器26生成输出时钟clk。例如，DCO/VCO合成器26可以具有数字受控振荡器的形式，在这种情形中，频率将是加数，并且相位将是被加载到累加器寄存器中的数字。在电压受控振荡器的情形中，这些值将被转换成恰适的控制电压。对基准时钟输入ref1、ref2的选择是由控制块28经由控制信号refselect(基准选择)来控制的。如果控制块28检测到当前所选基准已故障或者已漂移得太远，则它将选择新的基准时钟输入。为了确保无损伤切换，开关块14将计算新的基准时钟输入与旧的基准时钟输入之间的相位差并将该值存储为offset。作为结果，DPLL将锁定到具有等于新的基准时钟输入与旧的基准时钟输入之间的相位差的偏移的新基准，从而确保平滑过渡并且由此确保无损伤切换。如果存在频率偏移，则DPLL将逐渐锁定到该新的频率。每次发生基准时钟切换，就重复该过程。如上面提到的，在一些应用中，需要相位和频率两者在基准切换期间都应当是无损伤的。更具体而言，当发生基准切换时，DPLL的频率不应当锁定到新基准时钟的频率。该要求(其不能够被图1中所示的DPLL满足)可以被图2中所示的新颖实施例满足。图2中所示的实施例在数字域中操作并且包括两个DPLL1、2，每一者针对每个输入基准时钟ref1、ref2包括相位比较器161,2、环路滤波器本文档来自技高网...

【技术保护点】
1.一种用于合成被锁定到所选基准时钟输入的输出时钟的时钟合成器，包括：第一锁相环，其用于生成被锁定到第一所选基准时钟输入的第一频率；第二锁相环，其用于生成被锁定到第二所选基准时钟输入的第二频率；受控振荡器，其用于生成所述输出时钟；响应于切换信号的第一开关，其用于选择所述第一频率或所述第二频率以控制所述受控振荡器；频率跟踪器，其用于在切换所述基准时钟输入时存储所述第一频率与所述第二频率之间的频率偏移；以及第一加法器，其用于将所述频率偏移加到控制所述受控振荡器的所述第一频率或所述第二频率。

【技术特征摘要】
2017.05.11 US 62/504,8211.一种用于合成被锁定到所选基准时钟输入的输出时钟的时钟合成器，包括：第一锁相环，其用于生成被锁定到第一所选基准时钟输入的第一频率；第二锁相环，其用于生成被锁定到第二所选基准时钟输入的第二频率；受控振荡器，其用于生成所述输出时钟；响应于切换信号的第一开关，其用于选择所述第一频率或所述第二频率以控制所述受控振荡器；频率跟踪器，其用于在切换所述基准时钟输入时存储所述第一频率与所述第二频率之间的频率偏移；以及第一加法器，其用于将所述频率偏移加到控制所述受控振荡器的所述第一频率或所述第二频率。2.如权利要求1所述的时钟合成器，其特征在于，所述频率跟踪器包括：第一减法器，其用于输出所述第一频率与所述第二频率之间的差值；寄存器，其用于存储所述频率偏移，以及第二加法器，所述第二加法器用于将所述寄存器中所存储的值加到所述差值以获得新的频率偏移，并响应于切换信号而将所述新的频率偏移加载到所述寄存器中。3.如权利要求2所述的时钟合成器，其特征在于，所述寄存器具有重置输入，其用于将所述寄存器的内容重置为零。4.如权利要求2所述的时钟合成器，其特征在于，进一步包括所述第一减法器与所述第二加法器之间的用于获得所述差值的长期平均值的滤波器。5.如权利要求1所述的时钟合成器，其特征在于，进一步包括：所述频率跟踪器与所述第一加法器之间的用于将所存储的频率偏移随时间减小到零的衰减器。6.如权利要求5所述的时钟合成器，其特征在于，所述衰减器包括：延迟寄存器，所述延迟寄存器用于存储逐渐递增直到其达到所存储的频率偏移的值；以及第二减法器，其用于针对所存储的频率偏移来偏移所述递增的值。7.如权利要求6所述的时钟合成器，其特征在于，所述衰减器进一步包括：幅度/符号块，其用于提取所存储的频率偏移的幅度和符号；乘法器，其用于将存储在所述延迟寄存器中的值乘以所提取的符号；差值块，其用于提取所述幅度与存储在所述延迟寄存器中的所述值之间的差值；以及开关，其用于当所述幅度与存储在所述延迟寄存器中的所述值之间的所述差值大于零时向所述延迟寄存器中当前存储的值施加增量df。8.如权利要求7所述的时钟合成器，其特征在于，用于向所述延迟寄存器中当前存储的值施加增量df的所述开关被施加到第三加法器的第一输入，所述第三加法器的第二输入接收存储在所述寄存器中的当前值，并且所述第三加法器的输出被施加到所述寄存器的输入。9.如权利要求1至8中任一项所述的时钟合成器，其特征在于，进一步包括：多个基准时钟输入，以及基准时钟选择开关，所述基准时钟选择开关响应于选择信号而将所述多个基准时钟输入中的所选基准时钟输入耦合到所述第一锁相环，并将所述多个基准时钟输入中的所选另一基准时钟输入耦合到所述第二锁相环。10.如权利要求1至8中任一项所述的时钟合成器，其特征在于，所述第一...

【专利技术属性】
技术研发人员：Q·G·金，赵超，
申请(专利权)人：美高森美半导体无限责任公司，
类型：发明
国别省市：加拿大,CA