加法器制造技术

本发明专利技术提供一种加法器，通过在加法计算电路中，采用稀疏树进位电路，同时先根据第一输入值和第二输入值提前计算出第一输出值，根据第一输入值、第二输入值和1提前计算出第二输出值，再根据实际进位值在两个输出值中选择求和的结果，以及求和加1的结果，使得加法器电路结构可同时计算两个多位二进制数的求和以及求和加1，并能够简化电路结构，提高加法器的性能。

【技术实现步骤摘要】
加法器
本专利技术涉及电子器件，尤其涉及一种加法器。
技术介绍
在高性能微处理器的运算部件中，加法运算是最常用的功能。在算术逻辑单元、内存地址产生单元以及整数部件和浮点部件中，都用到了大量的加法运算，加法运算也常常处于高性能处理器运算部件的关键路径中，因此加法运算的时间对处理器的速度起着决定性的作用。在浮点乘加单元中，浮点运算按照先加法、再规格化、后舍入的顺序操作，在舍入时可能会引入加1操作，并需要一个加法器来完成加1操作，在加法操作后再执行加1操作会严重降低浮点乘加单元的计算速度。现有的加法器通过实现加法操作和舍入操作的同时执行，以避免加法操作后舍入操作引入的加1操作。具体通过在嵌入式CPU浮点乘加单元的舍入模块实现中，为一个多位加法器同时设计实现加法操作和舍入操作的电路结构，使得在一次加法运算中同时产生2个计算结果：nbit(比特)二进制操作数A加nbit二进制操作数B，即sum＝A+B，以及nbit二进制操作数A加nbit二进制操作数B再加1，即sum+1＝A+B+1，然后通过对两个计算结果进行选择实现舍入操作。从而避免了因加法操作后再执行加1操作而导致的运算时间较长的问题。为同时实现求和以及求和加1运算，可采用现有的并行前缀加法器结构如Kogge-Stone结构、Brent-Kung结构或Han-Crison结构，采用上述结构的加法器在计算时通常增加新的进位计算路径，新的进位计算路径将已有的进位路径的计算结果与输入1相结合为求和加1运算计算新的进位。但是现有的基于并行前缀加法器结构的加法器结构性能较差，占用面积和功耗均较大，在增加了求和加1的模块后，面积和功耗较大的问题更加显著。
技术实现思路
本专利技术提供一种加法器，用以解决现有加法器占用面积和功耗均较大的问题。本专利技术提供一种加法器，包括：稀疏树进位电路、预求和电路和输出电路；所述稀疏树进位电路包括共用电路、第一进位电路和第二进位电路；其中，所述共用电路分别与所述第一进位电路和所述第二进位电路连接；所述共用电路用于，根据第一输入值和第二输入值，生成共用进位项；所述第一进位电路用于，根据所述共用进位项生成第一进位输出值；所述第二进位电路用于，根据进位输入值以及所述共用进位项生成第二进位输出值；所述预求和电路用于，将所述第一输入值和所述第二输入值相加得到第一输出值，将所述第一输入值、所述第二输入值和1相加得到第二输出值；所述输出电路分别与所述第一进位电路、所述第二进位电路和所述预求和电路连接；所述输出电路用于，根据所述第一进位输出值，输出所述第一输出值或所述第二输出值作为求和的结果；所述输出电路还用于，根据所述第二进位输出值，输出所述第一输出值或所述第二输出值作为求和加1的结果。如上所述的加法器还包括：预处理电路；所述预处理电路的输入端接收第一输入值、第二输入值、进位输入值和0值，所述预处理电路的输出端和所述稀疏树进位电路连接。如上所述的加法器，所述预处理电路包括第一预处理电路和第二预处理电路；所述第一预处理电路与所述共用电路连接，用于根据所述第一输入值和所述第二输入值，生成第一进位传播项和第一进位产生项，并将所述第一进位传播项和所述第一进位产生项发送给所述共用电路；所述第二预处理电路与所述第二进位电路连接，用于根据所述进位输入值和0值生成第二进位传播项和第二进位产生项，并将所述第二进位传播项和所述第二进位产生项发送给所述第二进位电路。如上所述的加法器，所述共用电路用于根据所述第一进位传播项和第一进位产生项生成共用进位项；所述第二进位电路用于根据所述第二进位传播项和所述第二进位产生项以及所述共用进位项生成所述第二进位输出值。如上所述的加法器，所述输出电路包括：第一判断电路和第二判断电路；所述第一判断电路分别与所述第一进位电路的输出端和所述预求和电路的输出端连接；所述第二判断电路分别与所述第二进位电路的输出端和所述预求和电路的输出端连接；所述第一判断电路，用于判断所述第一进位输出值是否为1，当所述第一进位输出值不为1时，输出所述第一输出值作为所述求和的结果，当所述第一进位输出值为1时，输出所述第二输出值作为所述求和的结果；所述第二判断电路，用于判断所述第二进位输出值是否为1，当所述第二进位输出值不为1时，输出所述第一输出值作为所述求和加1的结果，当所述第二进位输出值为1时，输出所述第二输出值作为所述求和加1的结果。如上所述的加法器，所述第一预处理电路具体用于，根据所述第一输入值A的每1个比特位A[i]和所述第二输入值B的每1个比特位B[i]生成所述第一进位传播项p[i]和所述第一进位产生项g[i]；其中，g[i]为A[i]和B[i]的相与，p[i]为A[i]和B[i]的相或，i的取值范围为0至n-1的正整数，n为所述第一输入值A和所述第二输入值B中较大数值的比特位数；所述第二预处理电路具体用于，根据所述进位输入值c和0值生成所述第二进位传播项p0和所述第二进位产生项g0；其中，g0为c和0的相与，p0为c和0的相或。如上所述的加法器，所述稀疏树进位电路用于根据所述第一输入值和所述第二输入值的每4个比特位生成一个所述第一进位输出值和一个所述第二进位输出值。如上所述的加法器，所述第一进位电路具体用于根据n位的所述第一输入值和所述第二输入值中的低3位生成的低3位第一进位传播项和低3位第一进位产生项生成一个所述第一进位输出值。如上所述的加法器，所述预求和电路根据所述第一输入值和所述第二输入值的每4个比特位生成一个所述第一输出值和一个所述第二输出值。本专利技术实施例提供的加法器，通过在计算进位的过程中，采用稀疏树进位电路，使得高位的进位计算无需在接收到低位的进位后才开始计算，提高了进位计算的速度，同时先根据第一输入值和第二输入值提前计算出第一输出值和第二输出值，再根据实际进位值在第一输入值和第二输入值中进行选择，输出求和的结果，以及求和加1的结果，使得加法器电路结构可同时计算两个多位二进制数的求和以及求和加1，并能够简化电路结构，提高加法器的性能。附图说明为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。图1为本专利技术加法器实施例一的结构示意图；图2为本专利技术加法器实施例二的结构示意图；图3为本专利技术加法器实施例三的结构示意图；图4为本专利技术加法器实施例四的结构示意图。具体实施方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。图1为本专利技术加法器实施例一的结构示意图。本实施例的加法器可以为独立的硬件电路结构，也可以为芯片或微处理器等其他器件中的基础电路单元结构。如图1所示，本专利技术实施例中的加法器，稀疏树进位电路10、预求和电路11和输出电路12；稀疏树进位电路包括共用电路13、第一进位电路14和第二进位电路15；其中，共用电路13分别本文档来自技高网...

【技术保护点】
1.一种加法器，其特征在于，包括：稀疏树进位电路、预求和电路和输出电路；所述稀疏树进位电路包括共用电路、第一进位电路和第二进位电路；其中，所述共用电路分别与所述第一进位电路和所述第二进位电路连接；所述共用电路用于，根据第一输入值和第二输入值，生成共用进位项；所述第一进位电路用于，根据所述共用进位项生成第一进位输出值；所述第二进位电路用于，根据进位输入值以及所述共用进位项生成第二进位输出值；所述预求和电路用于，将所述第一输入值和所述第二输入值相加得到第一输出值，将所述第一输入值、所述第二输入值和1相加得到第二输出值；所述输出电路分别与所述第一进位电路、所述第二进位电路和所述预求和电路连接；所述输出电路用于，根据所述第一进位输出值，输出所述第一输出值或所述第二输出值作为求和的结果；所述输出电路还用于，根据所述第二进位输出值，输出所述第一输出值或所述第二输出值作为求和加1的结果。

【技术特征摘要】
1.一种加法器，其特征在于，包括：稀疏树进位电路、预求和电路和输出电路；所述稀疏树进位电路包括共用电路、第一进位电路和第二进位电路；其中，所述共用电路分别与所述第一进位电路和所述第二进位电路连接；所述共用电路用于，根据第一输入值和第二输入值，生成共用进位项；所述第一进位电路用于，根据所述共用进位项生成第一进位输出值；所述第二进位电路用于，根据进位输入值以及所述共用进位项生成第二进位输出值；所述预求和电路用于，将所述第一输入值和所述第二输入值相加得到第一输出值，将所述第一输入值、所述第二输入值和1相加得到第二输出值；所述输出电路分别与所述第一进位电路、所述第二进位电路和所述预求和电路连接；所述输出电路用于，根据所述第一进位输出值，输出所述第一输出值或所述第二输出值作为求和的结果；所述输出电路还用于，根据所述第二进位输出值，输出所述第一输出值或所述第二输出值作为求和加1的结果。2.根据权利要求1所述的加法器，其特征在于，所述加法器还包括：预处理电路；所述预处理电路的输入端接收第一输入值、第二输入值、进位输入值和0值，所述预处理电路的输出端和所述稀疏树进位电路连接。3.根据权利要求2所述的加法器，其特征在于，所述预处理电路包括第一预处理电路和第二预处理电路；所述第一预处理电路与所述共用电路连接，用于根据所述第一输入值和所述第二输入值，生成第一进位传播项和第一进位产生项，并将所述第一进位传播项和所述第一进位产生项发送给所述共用电路；所述第二预处理电路与所述第二进位电路连接，用于根据所述进位输入值和0值生成第二进位传播项和第二进位产生项，并将所述第二进位传播项和所述第二进位产生项发送给所述第二进位电路。4.根据权利要求3所述的加法器，其特征在于，所述共用电路用于根据所述第一进位传播项和第一进位产生项生成共用进位项；所述第二进位电路用于根据所述第二进位传播项和所述第二进位产生项以及所述共用进位项生成所述第二进位输出值。5.根据权利要求4所...

【专利技术属性】
技术研发人员：王伟，刘臻，钱丰，李彦霖，
申请(专利权)人：龙芯中科技术有限公司，
类型：发明
国别省市：北京,11