加法器制造技术

本发明专利技术提供一种加法器，通过在加法计算电路中，采用稀疏树进位电路，同时先根据第一输入值和第二输入值提前计算出第一输出值，根据第一输入值、第二输入值和1提前计算出第二输出值，再根据实际进位值在两个输出值中选择求和的结果，以及求和加1的结果，使得加法器电路结构可同时计算两个多位二进制数的求和以及求和加1，并能够简化电路结构，提高加法器的性能。

【技术实现步骤摘要】
加法器
本专利技术涉及电子器件，尤其涉及一种加法器。
技术介绍
在高性能微处理器的运算部件中，加法运算是最常用的功能。在算术逻辑单元、内存地址产生单元以及整数部件和浮点部件中，都用到了大量的加法运算，加法运算也常常处于高性能处理器运算部件的关键路径中，因此加法运算的时间对处理器的速度起着决定性的作用。在浮点乘加单元中，浮点运算按照先加法、再规格化、后舍入的顺序操作，在舍入时可能会引入加1操作，并需要一个加法器来完成加1操作，在加法操作后再执行加1操作会严重降低浮点乘加单元的计算速度。现有的加法器通过实现加法操作和舍入操作的同时执行，以避免加法操作后舍入操作引入的加1操作。具体通过在嵌入式CPU浮点乘加单元的舍入模块实现中，为一个多位加法器同时设计实现加法操作和舍入操作的电路结构，使得在一次加法运算中同时产生2个计算结果：nbit(比特)二进制操作数A加nbit二进制操作数B，即sum＝A+B，以及nbit二进制操作数A加nbit二进制操作数B再加1，即sum+1＝A+B+1，然后通过对两个计算结果进行选择实现舍入操作。从而避免了因加法操作后再执行加1操作而导致的运算时间较长的问题。为本文档来自技高网...

【技术保护点】
1.一种加法器，其特征在于，包括：稀疏树进位电路、预求和电路和输出电路；所述稀疏树进位电路包括共用电路、第一进位电路和第二进位电路；其中，所述共用电路分别与所述第一进位电路和所述第二进位电路连接；所述共用电路用于，根据第一输入值和第二输入值，生成共用进位项；所述第一进位电路用于，根据所述共用进位项生成第一进位输出值；所述第二进位电路用于，根据进位输入值以及所述共用进位项生成第二进位输出值；所述预求和电路用于，将所述第一输入值和所述第二输入值相加得到第一输出值，将所述第一输入值、所述第二输入值和1相加得到第二输出值；所述输出电路分别与所述第一进位电路、所述第二进位电路和所述预求和电路连接；所述输...

【技术特征摘要】
1.一种加法器，其特征在于，包括：稀疏树进位电路、预求和电路和输出电路；所述稀疏树进位电路包括共用电路、第一进位电路和第二进位电路；其中，所述共用电路分别与所述第一进位电路和所述第二进位电路连接；所述共用电路用于，根据第一输入值和第二输入值，生成共用进位项；所述第一进位电路用于，根据所述共用进位项生成第一进位输出值；所述第二进位电路用于，根据进位输入值以及所述共用进位项生成第二进位输出值；所述预求和电路用于，将所述第一输入值和所述第二输入值相加得到第一输出值，将所述第一输入值、所述第二输入值和1相加得到第二输出值；所述输出电路分别与所述第一进位电路、所述第二进位电路和所述预求和电路连接；所述输出电路用于，根据所述第一进位输出值，输出所述第一输出值或所述第二输出值作为求和的结果；所述输出电路还用于，根据所述第二进位输出值，输出所述第一输出值或所述第二输出值作为求和加1的结果。2.根据权利要求1所述的加法器，其特征在于，所述加法器还包括：预处理电路；所述预处理电路的输入端接收第一输入值、第二输入值、进位输入值和0值，所述预处理电路的输出端和所述稀疏树进位电路连接。3.根据权利要求2所述的加法器，其特征在于，所述预处理电路包括第一预处理电路和第二预处理电路；所述第一预处理电路与所述共用电路连接，用于根据所述第一输入值和所述第二输入值，生成第一进位传播项和第一进位产生项，并将所述第一进位传播项和所述第一进位产生项发送给所述共用电路；所述第二预处理电路与所述第二进位电路连接，用于根据所述进位输入值和0值生成第二进位传播项和第二进位产生项，并将所述第二进位传播项和所述第二进位产生项发送给所述第二进位电路。4.根据权利要求3所述的加法器，其特征在于，所述共用电路用于根据所述第一进位传播项和第一进位产生项生成共用进位项；所述第二进位电路用于根据所述第二进位传播项和所述第二进位产生项以及所述共用进位项生成所述第二进位输出值。5.根据权利要求4所...

【专利技术属性】
技术研发人员：王伟，刘臻，钱丰，李彦霖，
申请(专利权)人：龙芯中科技术有限公司，
类型：发明
国别省市：北京,11