存储设备及其控制方法技术

本发明专利技术的实施方式提供一种高品质的存储设备及其控制方法。实施方式的存储设备具备：存储单元；及第1电路，对存储单元进行第1读出，产生第1电压，对已进行第1读出的存储单元写入第1数据，对写入有第1数据的存储单元进行第2读出，产生第2电压，基于第1电压及第2电压，判定在第1读出时存储在存储单元中的数据；且第1电路在写入第1数据时，将产生第2电压的产生部设为电浮置状态。

【技术实现步骤摘要】
存储设备及其控制方法[相关申请]本申请享有以日本专利申请2017-59602号(申请日：2017年3月24日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
本实施方式涉及一种存储设备及其控制方法。
技术介绍
MRAM(MagnetoresistiveRandomAccessMemory，磁阻式随机存取存储器)是存储信息的存储单元使用具有磁阻效应(Magnetoresistiveeffect)的磁性元件的存储设备。MRAM作为以高速动作、大容量、非易失性为特征的下一代存储设备而受到重视。另外，针对将MRAM作为DRAM(DynamicRandomAccessMemory，动态随机存取存储器)或SRAM(StaticRandomAccessMemory，静态随机存取存储器)等易失性存储器的替代的研究及开发不断推进。在该情况下，在抑制开发成本且顺利地进行替换时，理想的是以与DRAM及SRAM相同的规格使MRAM动作。
技术实现思路
本专利技术的实施方式提供一种高品质的存储设备及其控制方法。实施方式的存储设备具备：存储单元；及第1电路，对存储单元进行第1读出，产生第1电压，对已进行第1读出的存储单元写入第1数据，对写入有第1数据的存储单元进行第2读出，产生第2电压，基于第1电压及第2电压，判定在第1读出时存储在存储单元中的数据；且第1电路在写入第1数据时，将产生第2电压的产生部设为电浮置状态。附图说明图1是表示包含第1实施方式的存储设备的存储系统的框图。图2是表示第1实施方式的存储设备的存储器阵列的电路图。图3是表示第1实施方式的存储设备的存储单元的基本构成的图。图4是表示第1实施方式的存储设备的读出放大器/写入驱动器的框图。图5是表示第1实施方式的存储设备的前置放大器的电路图。图6是表示第1实施方式的存储设备的读出放大器的电路图。图7是表示包含第1实施方式的存储设备的存储系统的读出动作的流程图。图8是第1实施方式的存储系统的读出动作时的波形图。图9是表示第1读出动作中的第1实施方式的存储设备的前置放大器的动作的电路图。图10是表示写入动作中的第1实施方式的存储设备的前置放大器的动作的电路图。图11是表示第2读出动作中的第1实施方式的存储设备的前置放大器的动作的电路图。图12是表示判定动作中的第1实施方式的存储设备的读出放大器的动作的电路图。图13是表示第1读出时的晶体管M8的特性与存储单元的特性的关系，并且表示第2读出时的晶体管M8的特性与存储单元的特性的关系的图。图14是表示第2读出动作后的各电压的关系的曲线图。图15是表示在第1读出动作时存储单元存储有“1”数据的情况下的在读出放大器内产生的各电流及电压的图。图16是表示在第1读出动作时存储单元存储有“0”数据的情况下的在读出放大器内产生的各电流及电压的图。图17是第1实施方式的存储系统的读出动作时的波形图。图18是表示判定动作中的第1实施方式的存储设备的读出放大器的动作的电路图。图19是表示第1实施方式的比较例的存储设备的前置放大器的电路图。图20是表示第1实施方式的存储系统的读出动作时的电压的波形、与第1实施方式的比较例的存储系统的读出动作时的电压的波形的图。图21是表示第2实施方式的存储设备的前置放大器的电路图。图22是第2实施方式的存储系统的读出动作时的波形图。图23是第2实施方式的存储系统的读出动作时的波形图。图24是表示第3实施方式的存储设备的读出放大器的电路图。图25是第3实施方式的存储系统的读出动作时的波形图。图26是表示判定动作中的第3实施方式的存储设备的读出放大器的动作的电路图。图27是第3实施方式的存储系统的读出动作时的波形图。图28是表示判定动作中的第3实施方式的存储设备的读出放大器的动作的电路图。图29是第4实施方式的存储系统的读出动作时的波形图。图30是第4实施方式的存储系统的读出动作时的波形图。具体实施方式以下，参照附图对实施方式进行说明。另外，在以下的说明中，对具有大致相同的功能及构成的构成要素标注相同符号，只在必要时进行重复说明。另外，以下所示的各实施方式例示用来将本实施方式的技术思想具体化的装置或方法，实施方式的技术思想并不将构成零件的材质、形状、构造、配置等特定为下述。实施方式的技术思想可在专利申请的范围内加以施加各种变更。各功能区块可作为硬件、计算机软件的任一种或者两者的组合而实现。因此，对各区块以明确可为所述任一种的方式，总而言之从它们的功能的观点在下文进行说明。这种功能是作为硬件来执行还是作为软件来执行取决于具体的实施形态或对整个系统施加的设计制约。本领域技术人员可针对具体的每一实施形态以多种方法实现它们的功能，决定所述实现的内容包含在本专利技术的范畴内。在下述各实施方式中，对存储器阵列应用MRAM的情况进行说明。＜1＞第1实施方式＜1-1＞构成＜1-1-1＞存储系统的构成利用图1，概略性地对第1实施方式的存储系统(Memorysystem)1的基本构成进行说明。存储系统1具备存储设备(Memorydevice)10及存储器控制器(Memorycontroller)20。＜1-1-2＞存储器控制器的构成存储器控制器20从个人计算机等主机(外部设备)2接收命令，从存储设备10读出数据或者对存储设备10写入数据。存储器控制器20具备主机接口(Hostinterface(I/F))21、数据缓冲器(Databuffer)22、寄存器(Register)23、CPU(CentralProcessingUnit，中央处理器)24、设备接口(DeviceInterface(I/F))25及ECC(Errorcorrectingcode，错误校正码)电路26。主机接口21与主机2连接。经由该主机接口21而在主机2与存储系统1之间进行数据收发等。数据缓冲器22连接于主机接口21。数据缓冲器22接收经由主机接口21从主机2发送至存储系统1的数据，并暂时存储该数据。另外，数据缓冲器22暂时存储从存储系统1经由主机接口21向主机2发送的数据。数据缓冲器22可以是易失性的存储器，也可以是非易失性的存储器。寄存器23例如为易失性的存储器，存储由CPU24执行的设定信息、指令及状态等。寄存器23可以是易失性的存储器，也可以是非易失性的存储器。CPU24负责存储系统1整体的动作。CPU24例如根据从主机2接收到的指令对存储设备10执行特定处理。设备接口25在存储器控制器20与存储设备10之间进行各种信号等的收发。ECC电路26经由数据缓冲器22接收从主机2接收到的写入数据。然后，ECC电路26对写入数据附加错误校正码。ECC电路26将附加有错误校正码的写入数据供给至例如数据缓冲器22或设备接口25。另外，ECC电路26接收经由设备接口25从存储设备10供给的数据。该数据是存储在存储器阵列11的存储单元中的数据。ECC电路26判定从存储设备10接收到的数据是否存在错误。ECC电路26在判定为接收到的数据存在错误的情况下，对接收到的数据使用错误校正码进行错误校正处理。然后，ECC电路26将错误校正处理过的数据供给至例如数据缓冲器22、设备接口25等。＜1-1-3＞存储设备的构成第1实施方式的存储设备10具备存储器阵列本文档来自技高网...

【技术保护点】
1.一种存储设备，其特征在于具备：存储单元；及第1电路，对所述存储单元进行第1读出，产生第1电压，对已进行所述第1读出的所述存储单元写入第1数据，对写入有所述第1数据的所述存储单元进行第2读出，产生第2电压，基于所述第1电压及所述第2电压，判定在所述第1读出时存储在所述存储单元中的数据；且所述第1电路在写入所述第1数据时，将产生所述第2电压的产生部设为电浮置状态。

【技术特征摘要】
2017.03.24 JP 2017-0596021.一种存储设备，其特征在于具备：存储单元；及第1电路，对所述存储单元进行第1读出，产生第1电压，对已进行所述第1读出的所述存储单元写入第1数据，对写入有所述第1数据的所述存储单元进行第2读出，产生第2电压，基于所述第1电压及所述第2电压，判定在所述第1读出时存储在所述存储单元中的数据；且所述第1电路在写入所述第1数据时，将产生所述第2电压的产生部设为电浮置状态。2.根据权利要求1所述的存储设备，其特征在于：所述第1电路具备：前置放大器，产生所述第1电压及所述第2电压；及读出放大器，基于所述第1电压及所述第2电压，判定在所述第1读出时存储在所述存储单元中的数据。3.根据权利要求2所述的存储设备，其特征在于：所述前置放大器是在对所述存储单元进行所述第1读出时，经由第1路径对所述存储单元流通第1电流，经由与所述第1路径电分离的第2路径对产生所述第1...

【专利技术属性】
技术研发人员：初田幸辅，藤野赖信，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP