沟槽型二极管器件制造技术

一种沟槽型二极管器件，所述沟槽型二极管器件包括：半导体衬底；位于所述半导体衬底内的多个沟槽结构，包括：外围的终端沟槽结构以及位于所述终端沟槽结构内侧的阵列分布的元胞沟槽结构，相邻元胞沟槽结构之间的间距相等为第一间距，最外圈的各位置处的元胞沟槽结构与终端沟槽结构之间的间距相等为第二间距，所述第一间距与所述第二间距相等，所述沟槽结构包括沟槽、覆盖所述沟槽内壁的介质层以及位于所述介质层表面且填充满所述沟槽的多晶硅层；连接所述沟槽结构以及被所述终端沟槽结构包围的半导体衬底表面的金属层。所述沟槽型二极管的漏电均匀性较高。

【技术实现步骤摘要】
沟槽型二极管器件
本技术涉及半导体
，尤其涉及一种沟槽型二极管器件。
技术介绍
肖特基(Schottky)二极管，又称肖特基势垒二极管(简称SBD)，是利用金属与半导体接触形成的金属-半导体结原理制作的，它是近年来问世的低功耗、大电流、超高速半导体器件。肖特基二极管的反向恢复时间极短(可以小到几纳秒)，正向导通压降仅0.4V左右，而整流电流却可达到几千毫安，这些优良特性是快恢复二极管所无法比拟的。沟槽型二极管是在平面肖特基结周围刻蚀沟槽作为漏电保护环，沟槽深度由0.5μm～12μm不等，沟槽侧壁采用薄氧化层，沟槽中填充多晶硅形成MOS结构。在功率型沟槽肖特基二极管中，通长由被MOS结构沟槽保护的岛状肖特基结阵列并联为电流通道。岛状肖特基结可以为矩形、圆形、多边形以及长条形，圆弧形，沟槽通常在整个器件层面构成连续的网格状。但是，这种情况下，沟槽面积占比偏大，使得肖特基结面积偏低。而对于功率型沟槽肖特基二极管而言，肖特基界面阵列才能作为有效面积提供电流通道，所以要在给定面积的器件中尽量提高电流通行能力，应该尽量增大肖特基结面积，减小沟槽占用面积。请参考图1，为沟槽型二极管的剖面结构示意图。所述沟槽肖特基二极管包括：衬底10内形成的沟槽，覆盖沟槽侧壁的氧化层11，以及填充沟槽的多晶硅层12，还包括覆盖衬底10表面形成肖特基接触的肖特基金属层13。相邻沟槽之间的间距为S，若沟槽与沟槽之间的间距不相同，使得不同位置处电位不同，不同位置处的漏电会有很大的差别，导致器件的漏电均匀性较差，影响器件的性能。形成结面积较高，且漏电均匀性高的沟槽型二极管器件是目前需要解决的问题。
技术实现思路
本技术所要解决的技术问题是，提供一种沟槽型二极管器件，提高结面积的同时提高漏电均匀性。为了解决上述问题，本技术提供了一种沟槽型二极管器件，包括：半导体衬底；位于所述半导体衬底内的多个沟槽结构，包括：外围的终端沟槽结构以及位于所述终端沟槽结构内侧的阵列分布的元胞沟槽结构，相邻元胞沟槽结构之间的间距相等，为第一间距，最外圈的各位置处的元胞沟槽结构与终端沟槽结构之间的间距相等，为第二间距，所述第一间距与所述第二间距相等，所述沟槽结构包括沟槽、覆盖所述沟槽内壁的介质层以及位于所述介质层表面且填充满所述沟槽的多晶硅层；连接所述沟槽结构以及被所述终端沟槽结构包围的半导体衬底表面的金属层。可选的，所有元胞沟槽结构的横截面为圆形或具有六条边以上的多边形。可选的，所述元胞沟槽结构呈正三角阵列分布。可选的，所述终端沟槽结构靠近元胞沟槽结构的一侧包括多个具有相同半径的圆弧形侧壁；部分位于最外圈的元胞沟槽结构位于各个所述圆弧形侧壁所在圆周的圆心位置、其余位于最外圈的元胞沟槽结构的横截面的中心与相邻圆弧形侧壁的相接处之间的距离与所述圆弧形侧壁所在圆周的半径相等。可选的，所述终端沟槽结构包括第一终端沟槽结构和第二终端沟槽结构；所述第一终端沟槽结构沿第一方向延伸，且靠近元胞沟槽结构的一侧包括多个具有相同半径的圆弧形侧壁；所述第二终端沟槽结构包括多个长条形的子沟槽结构，沿第二方向平行排列，所述第一方向与第二方向垂直，相邻子沟槽结构之间间距相等。可选的，所述子沟槽结构的宽度均匀。可选的，还包括：位于所述半导体衬底表面的层间介质层，所述层间介质层内具有接触孔，所述接触孔暴露出所述元胞沟槽结构、部分终端沟槽结构以及被所述终端沟槽结构包围的部分半导体衬底表面；位于所述接触孔底部的接触层；所述金属层覆盖所述接触层。本技术的沟槽型二极管器件中的沟槽结构包括终端沟槽结构和元胞沟槽结构，元胞沟槽结构之间的间距以及所述元胞沟槽结构与终端沟槽结构之间的间距相等，所述肖特基二极管器件的漏电均匀性较高；进一步，所述元胞沟槽结构呈阵列分布，能够有效提高肖特基二极管器件的肖特基结面积，从而提高肖特基二极管器件的性能。附图说明图1为本技术的现有技术的沟槽型二极管的剖面结构示意图；图2为本技术一具体实施方式的沟槽型二极管器件的结构示意图；图3为本技术一具体实施方式的沟槽型二极管器件的结构示意图；图4至图9为本技术一具体实施方式的沟槽型二极管器件的形成过程的结构示意图。具体实施方式下面结合附图对本技术提供的沟槽型二极管器件及其形成方法的具体实施方式做详细说明。请参考图2，为本技术一具体实施方式的沟槽型二极管器件的俯视示意图。所述沟槽型二极管器件包括：半导体衬底200；位于所述半导体衬底200内的多个沟槽结构，包括：外围的终端沟槽结构211以及位于所述终端沟槽结构211内侧的阵列分布的多个元胞沟槽结构212，相邻元胞沟槽结构212之间的间距相等为第一间距D1，最外圈的各位置处的元胞沟槽结构212与终端沟槽结构211之间的间距相等为第二间距D2，所述第一间距D1与第二间距D2相等。在本技术的具体实施方式中，所述第一间距D1的范围为0.3um～2.5um，第二间距D2的范围为0.3um～2.5um。所述沟槽结构包括位于半导体衬底200内的沟槽、覆盖沟槽内壁的介质层以及位于所述介质层表面且填充满所述沟槽的多晶硅层。所述沟槽的深度可以为0.3μm～10μm，宽度为0.15μm～15μm。所述沟槽型二极管器件还包括连接所述沟槽结构以及被所述终端沟槽结构211包围的半导体衬底表面的金属层(图中未示出)。所述金属层与被所述终端沟槽结构211包围的半导体衬底表面之间形成肖特基结面。所述终端沟槽结构211包围元胞沟槽结构212设置，作为整个沟槽型二极管器件的终端保护结构，仅仅在器件边沿形成所述终端沟槽结构211，大大的提高了器件的有效面积。该具体实施方式中，所述终端沟槽结构211为单个环形结构，在本技术的其他具体实施方式中，所述终端沟槽结构211还可以为两个以上间隔排列的环形结构，提高保护作用。在该具体实施方式中，所述元胞沟槽结构212呈正三角阵列分布。所述元胞沟槽结构212的横截面形状为圆形，且所有元胞沟槽结构212的横截面半径相同，为第一半径R1。以元胞沟槽结构212的横截面圆心位置为正三角形的顶角位置，因此各个元胞沟槽结构212之间的间距相等，为第一间距D1。因此，各个元胞沟槽结构212的漏电均匀性一致。并且，横截面为圆形的元胞沟槽结构212内部的沟槽内壁表面较为平滑，可以避免尖端放电等问题，提高器件的耐压能力。元胞沟槽结构212呈阵列分布，使肖特基结面呈网状，提高肖特基结面的有效面积。在本技术的其他具体实施方式中，所述元胞沟槽结构212的横截面还可以为六边形、七边形、八边形等多边形。在该具体实施方式中，所述终端沟槽结构211靠近元胞沟槽结构212的一侧包括多个具有相同半径的圆弧形侧壁201；部分位于最外圈的元胞沟槽结构212位于各个所述圆弧形侧壁201所在圆周的圆心位置，因此所述圆弧形侧壁201所在圆周的半径为第二半径，大小为D2+R1；其余位于最外圈的元胞沟槽结构212的横截面的圆心与相邻圆弧形侧壁201的相接处之间的距离与所述圆弧形侧壁所在圆周的半径相等为D2+R1，因此所有最外圈的元胞沟槽结构212与端沟槽结构211之间的距离均为D2。该具体实施方式中，D1＝D2，由图2中虚线所绘圆周示意图可知，圆弧形侧壁201所在圆周的第二半径为本文档来自技高网...

【技术保护点】
1.一种沟槽型二极管器件，其特征在于，包括：半导体衬底；位于所述半导体衬底内的多个沟槽结构，包括：外围的终端沟槽结构以及位于所述终端沟槽结构内侧的阵列分布的元胞沟槽结构，相邻元胞沟槽结构之间的间距相等，为第一间距，最外圈的各位置处的元胞沟槽结构与终端沟槽结构之间的间距相等，为第二间距，所述第一间距与所述第二间距相等，所述沟槽结构包括沟槽、覆盖所述沟槽内壁的介质层以及位于所述介质层表面且填充满所述沟槽的多晶硅层；连接所述沟槽结构以及被所述终端沟槽结构包围的半导体衬底表面的金属层。

【技术特征摘要】
1.一种沟槽型二极管器件，其特征在于，包括：半导体衬底；位于所述半导体衬底内的多个沟槽结构，包括：外围的终端沟槽结构以及位于所述终端沟槽结构内侧的阵列分布的元胞沟槽结构，相邻元胞沟槽结构之间的间距相等，为第一间距，最外圈的各位置处的元胞沟槽结构与终端沟槽结构之间的间距相等，为第二间距，所述第一间距与所述第二间距相等，所述沟槽结构包括沟槽、覆盖所述沟槽内壁的介质层以及位于所述介质层表面且填充满所述沟槽的多晶硅层；连接所述沟槽结构以及被所述终端沟槽结构包围的半导体衬底表面的金属层。2.根据权利要求1所述的沟槽型二极管器件，其特征在于，所有元胞沟槽结构的横截面为圆形或具有六条边以上的多边形。3.根据权利要求2所述的沟槽型二极管器件，其特征在于，所述元胞沟槽结构呈正三角阵列分布。4.根据权利要求3所述的沟槽型二极管器件，其特征在于，所述终端沟槽结构靠近元胞沟槽结构的一侧包括多个具有相同半径的圆弧形侧壁；部分位于最外圈的元胞沟槽结构位...

【专利技术属性】
技术研发人员：朱开兴，徐承福，
申请(专利权)人：福建龙夏电子科技有限公司，
类型：新型
国别省市：福建,35