内存芯片电路拓扑制造技术

本发明专利技术公开了一种内存芯片电路拓扑。所述内存芯片电路拓扑包含多个测试焊盘、多个接口焊盘、一功能块以及一内嵌式测试块。所述功能块耦接于所述多个接口焊盘。所述内嵌式测试块耦接于所述多个测试焊盘。所述内嵌式测试块通过所述多个接口焊盘连接于一存取端口物理层。所述多个接口焊盘设置于所述功能块与所述内嵌式测试块之间。所述内嵌式测试块用以产生至少一测试图样以作为一测试信号，以及将所述测试信号通过所述多个接口焊盘输出至所述功能块以测试所述功能块。所述内存芯片电路拓扑所得到的测试结果，与外接于所述内存芯片电路拓扑的一控制芯片/系统所得到的测试结果相似/相同。

Memory chip circuit topology

The invention discloses a memory chip circuit topology. The circuit topology of the memory chip includes a plurality of test pads, a plurality of interface pads, a functional block and an embedded test block. The functional blocks are coupled to the plurality of interface pads. The embedded test block is coupled to the plurality of test pads. The embedded test block is connected to an access port physical layer through the plurality of interface pads. The plurality of interface pads are arranged between the functional blocks and the embedded test blocks. The embedded test block is used to generate at least one test pattern as a test signal and to output the test signal to the functional block through the plurality of interface pads to test the functional block. The test results obtained by the circuit topology of the memory chip are similar/identical to those obtained by a control chip/system connected to the circuit topology of the memory chip.

【技术实现步骤摘要】
内存芯片电路拓扑
本专利技术涉及内存结构，尤其涉及一种内存芯片的电路拓扑，其具有连接于一正规存取端口物理层(normalaccessPortPhysicalLayer，PHY)/多个正则接口焊盘(regularinterfacepad)的一内嵌式功能测试图样产生模块，并且通过所述多个正则接口焊盘将一测试信号传送至包含一功能电路的芯片。
技术介绍
在高速运算与图形处理的应用中，对于具有更高带宽的动态随机存取存储器(DRAM)的需求与日俱增。近年来，因应此需求已相继开发了具有大量输入输出引脚(I/Opins)的存储器/内存，诸如高带宽存储器(HighBandwidthMemory，HBM)以及宽输入输出动态随机存取存储器(WideI/ODRAM)。由于存储器结构具有大量的接口焊盘(interfacepad)的缘故，大量的焊盘个数使得圆片级测试(waferleveltesting)是一个很大的挑战。一般来说，由于接口焊盘的数量过于庞大且尺寸过小而无法直接探测，除了存储器中既有的接口焊盘以外，还会设置额外的测试焊盘接口供圆片探针测试(waferprobetest)的用。这些额外设置的测试焊盘本文档来自技高网...

【技术保护点】
1.一种内存芯片电路拓扑，包含：多个测试焊盘；其特征在于还包含：多个接口焊盘；一功能块，耦接于所述多个接口焊盘；以及一内嵌式测试块，耦接于所述多个测试焊盘，其中所述内嵌式测试块通过所述多个接口焊盘连接于一存取端口物理层，以及所述多个接口焊盘设置于所述功能块与所述内嵌式测试块之间；以及所述内嵌式测试块用以产生至少一测试图样以作为一测试信号，以及将所述测试信号通过所述多个接口焊盘输出至所述功能块以测试所述功能块。

【技术特征摘要】
2017.02.20 US 15/436,8801.一种内存芯片电路拓扑，包含：多个测试焊盘；其特征在于还包含：多个接口焊盘；一功能块，耦接于所述多个接口焊盘；以及一内嵌式测试块，耦接于所述多个测试焊盘，其中所述内嵌式测试块通过所述多个接口焊盘连接于一存取端口物理层，以及所述多个接口焊盘设置于所述功能块与所述内嵌式测试块之间；以及所述内嵌式测试块用以产生至少一测试图样以作为一测试信号，以及将所述测试信号通过所述多个接口焊盘输出至所述功能块以测试所述功能块。2.如权利要求1所述的内存芯片电路拓扑，其特征在于，所述内嵌式测试块与所述功能块分开设...

【专利技术属性】
技术研发人员：王智彬，王俊凯，
申请(专利权)人：补丁科技股份有限公司，
类型：发明
国别省市：中国台湾,71