阵列基板及阵列基板的制作方法技术

本发明专利技术提供一种阵列基板及阵列基板的制作方法，通过在基板与半导体层之间形成第一源漏极层，并通过热处理使得所述第一源漏极层的材料扩散至所述半导体层中，使得所述半导体层对应于所述第一源漏极层的位置进行导体化，得到的所述半导体层包括半导体区，及位于所述半导体区两侧的导体化的第一导体区及第二导体区。并且，通过热处理的方式将所述第一源漏极的材料扩散至所示的半导体层中，并在此过程中半导体层中的氧含量重新分布，从而得到导体化的所述第一导体化区及所述第二导体区。导体化的所述第一导体化区及所述第二导体区具有良好的热稳定性，不会受后续的热处理过程的影响，从而能够保证载流子的传输，保证薄膜晶体管的电性能。

Method for manufacturing array substrate and array substrate

The present invention provides a method for fabricating an array substrate and an array substrate by forming a first source drain layer between the substrate and the semiconductor layer, and by heat treatment the material of the first source drain layer is diffused into the semiconductor layer so that the semiconductor layer conducts in accordance with the position of the first source drain layer. The resulting semiconductor layer comprises a semiconductor region, a conductive first conductor region and a second conductor region located on both sides of the semiconductor region. Furthermore, the material of the first source drain is diffused into the semiconductor layer shown by heat treatment, and the oxygen content in the semiconductor layer is redistributed during this process, thus obtaining the first conducting region and the second conducting region of the conductor. The conducting first conducting region and the second conducting region have good thermal stability and are not affected by the subsequent heat treatment process, thus ensuring carrier transmission and electrical performance of the thin film transistor.

【技术实现步骤摘要】
阵列基板及阵列基板的制作方法
本专利技术涉及显示
，尤其涉及一种阵列基板及阵列基板的制作方法。
技术介绍
顶栅型阵列基板具有寄生电容小、光罩数少、可靠性高等优势，从而得到广泛的应用。制作顶栅型阵列基板时，通常会采用等离子体((Ar,He,Nz等plasma)对半导体层对与源漏极接触的位置进行导体化处理，来达到减小源漏极与所述半导体层的接触阻抗。但是，在后续的退火时，源漏极与所述半导体层的接触阻抗渐渐恢复变大，影响载流子的传输，最终影响薄膜晶体管的电性能。
技术实现思路
本专利技术提供一种阵列基板及阵列基板的制作方法，减小源漏极与所述半导体层的接触阻抗，保证影响载流子的传输，从而保证薄膜晶体管的电性能。所述阵列基板包括基板，依次层叠于所述基板上的第一源漏极层、半导体层、栅极绝缘层、栅极层、层间介质层及第二源漏极层；所述第一源漏极层包括间隔设置的第一源极及第一漏极；所述半导体层包括半导体区及导体化的第一导体区及第二导体区，所述第一导体区及第二导体区分别位于所述半导体区两侧并与所述半导体区连接，所述第一导体区层叠于所述第一源极上，所述第二导体区层叠于所述第一漏极上，所述第一导体区及第二导体区均为所述第一源漏极层的材料扩散至所述半导体层得到；所述第二源漏极层包括间隔设置的第二源极及第二漏极，所述第二源极通过第一过孔与所述第一源极电连接，所述第二漏极通过第二过孔与所述第一漏极电连接。其中，所述第一导体区部分覆盖所述第一源极，所述第二导体区部分覆盖所述第一漏极；所述第一过孔对应于部分所述第一导体区及未被所述第一导体区覆盖的部分第一源极；所述第二过孔对应于部分所述第二导体区及未被所述第二导体区覆盖的部分第一漏极。其中，所述第一导体区部分覆盖所述第一源极，所述第二导体区部分覆盖所述第一漏极；所述第一过孔对应于所述第一导体区未被所述第一源极覆盖的位置；所述第二过孔对应于所述第二导体区未被所述第一漏极覆盖的位置。其中，所述栅极层包括栅极，所述栅极层叠于所述栅极绝缘层上，且所述栅极及所述栅极绝缘层在所述半导体层上的正投影覆盖位于所述半导体层的半导体区内。其中，所述第一源漏极层的材料为功函数小于4.4ev、电阻率小于10-7Ω·m的金属。其中，所述第一源漏极层的材料为金属铝。所述阵列基板的制作方法包括步骤：提供一基板，在所述基板上形成第一源漏极层；所述第一源漏极层包括间隔设置的第一源极及第一漏极；在所述第一源漏极层上形成半导体材料层，对所述半导体材料层进行热处理，使得所述第一源漏极层的材料扩散进入所述半导体材料层对应于所述第一源漏极层的区域，以使所述半导体材料层对应于所述第一源漏极层的区域导体化；对所述半导体材料层进行图案化，得到半导体层；所述半导体层包括半导体区及导体化的第一导体区及第二导体区，所述第一导体区及第二导体区分别位于所述半导体区两侧并与所述半导体区连接，所述第一导体区层叠于所述第一源极上，所述第二导体区层叠于所述第一漏极上；在所述半导体层上依次形成栅极绝缘层、栅极层及层间介质层；在所述层间介质层上形成第二源漏极层，所述第二源漏极层包括间隔设置的第二源极及第二漏极，所述第二源极通过第一过孔与所述第一源极电连接，所述第二漏极通过第二过孔与所述第一漏极电连接。其中，所述阵列基板的制作方法还包括步骤：在所述第二源漏极层上形成钝化层，并在所述钝化层上形成像素电极层，所述像素电极层包括阵列设置的像素电极，所述像素电极通过过孔与所述第二源漏极层进行电连接。其中，所述“对所述半导体材料层进行热处理”为对所述半导体触控层进行退火处理。其中，所述第一源漏极层的材料为功函数小于4.4ev、电阻率小于10-7Ω·m的金属。本专利技术提供的所述阵列基板及阵列基板的制作方法，通过在所述基板与所述半导体层之间形成第一源漏极层，并在图案化得到所述半导体层之前对所述半导体材料层进行热处理，从而使得所述第一源漏极层的材料扩散至所述半导体材料层中，并在此过程中半导体层中的氧含量重新分布，使得所述半导体材料层对应于所述第一源漏极层的位置进行导体化，得到所述第一导体区及第二导体区。导体化的所述第一导体化区及所述第二导体区具有良好的热稳定性，不会受后续的热处理过程的影响。并且，所述第一导体区层叠于所述第一源极上，所述第二导体区层叠于所述第一漏极上，即所述第一导体区与所述第一源极电连接，所述第二导体区与所述第一漏极电连接。所述第二源极与所述第一源极电连接时，即所述第二源极通过所述第一源极与所述半导体层第一导体区电连接；所述第二漏极与所述第一漏极电连接时，即所述第二漏极通过所述第一漏极与所述半导体层第二导体区电连接。而所述第一导体区及所述第二导体区均进行了导体化，且不会受后续的热处理过程的影响，从而使得所述源漏极与所述半导体层的接触阻抗减小，且所述接触阻抗不会受后续的热处理过程的影响，从而保证载流子的传输，保证薄膜晶体管的电性能。附图说明为更清楚地阐述本专利技术的构造特征和功效，下面结合附图与具体实施例来对其进行详细说明。图1是本专利技术一实施例的所述阵列基板结构示意图；图2是本专利技术另一实施例的所述阵列基板结构示意图；图3是本专利技术另一实施例的所述阵列基板结构示意图；图4是本专利技术所述阵列基板的制作方法的流程示意图；图5-图10是本专利技术所述阵列基板的制作方法各步骤的阵列基板的结构示意图。具体实施例下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述。其中，附图仅用于示例性说明，表示的仅是示意图，不能理解为对本专利的限制。请一并参阅图1，本专利技术提供一种阵列基板100。所述阵列基板100包括基板10，依次层叠于所述基板10上的第一源漏极层20、半导体层30、栅极绝缘层40、栅极层50、层间介质层60及第二源漏极层70。进一步的，所述基板10与所述第一源漏极层20之间还设有缓冲层11，通过所述缓冲层11增强所述第一源漏极层20与所述基板10之间的结合效果。所述第一源漏极层20包括间隔设置的第一源极21及第一漏极22。本专利技术中，所述第一源漏极层20的材料为具有低功函数及低电阻率的金属材料。以便使得在后续的热处理过程中，所述第一源漏极层20的材料可以较容易的扩散至半导体层30中，并使半导体层30进行导体化。具体的，所述第一源漏极层20的材料为功函数小于4.4ev、电阻率小于10-7Ω·m的金属材料。本实施例中，所述第一源漏极层20为金属铝。可以理解的是，所述第一源漏极层20可以为金属银或者其它具有低功函数及低电阻率的金属材料。所述半导体层30包括半导体区31及导体化的第一导体区32及第二导体区33。所述第一导体区32及第二导体区33分别位于所述半导体区31两侧并与所述半导体区31连接。所述第一导体区32层叠于所述第一源极21上，所述第二导体区33层叠于所述第一漏极22上。导体化的所述第一导体区32及所述第二导体区33均为所述第一源漏极层20的材料扩散进入所述半导体层30，并使得所述半导体层30中的氧含量重新排布而得到。通过该方式得到的导体化的所述第一导体区32及所述第二导体区33具有良好的热稳定性，不会在后续的热处理过程中发生导电状态变化。本实施例中，所述第一导体区32部分覆盖所述第一源极21，所述第二导体区33部分覆盖所述第一漏极22。并且，所述半本文档来自技高网...

【技术保护点】
1.一种阵列基板，其特征在于，包括基板，依次层叠于所述基板上的第一源漏极层、半导体层、栅极绝缘层、栅极层、层间介质层及第二源漏极层；所述第一源漏极层包括间隔设置的第一源极及第一漏极；所述半导体层包括半导体区及导体化的第一导体区及第二导体区，所述第一导体区及第二导体区分别位于所述半导体区两侧并与所述半导体区连接，所述第一导体区层叠于所述第一源极上，所述第二导体区层叠于所述第一漏极上，所述第一导体区及第二导体区均为所述第一源漏极层的材料扩散至所述半导体层得到；所述第二源漏极层包括间隔设置的第二源极及第二漏极，所述第二源极通过第一过孔与所述第一源极电连接，所述第二漏极通过第二过孔与所述第一漏极电连接。

【技术特征摘要】
1.一种阵列基板，其特征在于，包括基板，依次层叠于所述基板上的第一源漏极层、半导体层、栅极绝缘层、栅极层、层间介质层及第二源漏极层；所述第一源漏极层包括间隔设置的第一源极及第一漏极；所述半导体层包括半导体区及导体化的第一导体区及第二导体区，所述第一导体区及第二导体区分别位于所述半导体区两侧并与所述半导体区连接，所述第一导体区层叠于所述第一源极上，所述第二导体区层叠于所述第一漏极上，所述第一导体区及第二导体区均为所述第一源漏极层的材料扩散至所述半导体层得到；所述第二源漏极层包括间隔设置的第二源极及第二漏极，所述第二源极通过第一过孔与所述第一源极电连接，所述第二漏极通过第二过孔与所述第一漏极电连接。2.如权利要求1所述的阵列基板，其特征在于，所述第一导体区部分覆盖所述第一源极，所述第二导体区部分覆盖所述第一漏极；所述第一过孔对应于部分所述第一导体区及未被所述第一导体区覆盖的部分第一源极；所述第二过孔对应于部分所述第二导体区及未被所述第二导体区覆盖的部分第一漏极。3.如权利要求1所述的阵列基板，其特征在于，所述第一导体区部分覆盖所述第一源极，所述第二导体区部分覆盖所述第一漏极；所述第一过孔对应于所述第一导体区未被所述第一源极覆盖的位置；所述第二过孔对应于所述第二导体区未被所述第一漏极覆盖的位置。4.如权利要求1所述的阵列基板，其特征在于，所述栅极层包括栅极，所述栅极层叠于所述栅极绝缘层上，且所述栅极及所述栅极绝缘层在所述半导体层上的正投影覆盖位于所述半导体层的半导体区内。5.如权利要求1所述的阵列基板，其特征在于，所述第一源漏极层的材料为功函数小于4.4ev、电阻率小于10-...

【专利技术属性】
技术研发人员：张健民，
申请(专利权)人：深圳市华星光电半导体显示技术有限公司，
类型：发明
国别省市：广东,44