半导体装置制造方法及图纸

半导体装置包括：在基底上的器件隔离层、由器件隔离层限定的第一有源图案以及源极区和漏极区。第一有源图案在第一方向上延伸，并且包括位于形成在第一有源图案的上部处的一对凹进之间的沟道区。源极区和漏极区填充第一有源图案中的一对凹进区。源极区和漏极区中的每个包括位于凹进中的第一半导体图案和位于第一半导体图案上的第二半导体图案。源极区和漏极区中的每个具有其宽度小于源极区和漏极区中的所述每个的下部的宽度的上部。第二半导体图案具有其宽度小于第二半导体图案的下部的宽度的上部。第二半导体图案的上部被布置成高于沟道区的顶表面。

【技术实现步骤摘要】
半导体装置本专利申请要求于2017年1月5日提交到韩国知识产权局的第10-2017-0001938号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用包含于此。
专利技术构思涉及一种半导体装置，更具体地，涉及一种包括鳍式场效应晶体管的半导体装置。
技术介绍
半导体装置因为其尺寸小、功能多和/或制造成本低而用在电子行业中。半导体装置可被分类为存储逻辑数据的半导体存储器装置、处理逻辑数据的操作的半导体逻辑装置以及兼具存储器和逻辑元件的混合半导体装置中的任意一种。在电子行业中，已经越来越多地使用半导体装置。例如，半导体装置已经越来越多地用于高可靠性、高速度和/或多功能应用。半导体装置逐渐复杂并高度集成以满足所需的特性。
技术实现思路
专利技术构思涉及一种包括具有增强的电子特性的场效应晶体管的半导体装置。根据专利技术构思的一些示例实施例，半导体装置可以包括：基底，包括第一区域和第二区域；器件隔离层，位于基底上，器件隔离层限定第一有源图案，第一有源图案在第一区域上在第一方向上延伸，第一有源图案包括位于形成在第一有源图案的上部处的一对凹进之间的沟道区；源极区和漏极区，在第一有源图案中填充所述一对凹进。源极区和漏极区中的每个可以包括位于凹进的内侧壁上的第一半导体图案和位于第一半导体图案上的第二半导体图案。源极区和漏极区中的所述每个在源极区和漏极区中的所述每个的上部处在第一方向上的宽度可以小于源极区和漏极区中的所述每个在源极区和漏极区中的所述每个的下部处在第一方向上的宽度。第二半导体图案在第二半导体图案的上部处在第一方向上的宽度可以小于第二半导体图案在第二半导体图案的下部处在第一方向上的宽度。第二半导体图案的上部可被布置成高于沟道区的顶表面。根据专利技术构思的一些示例实施例，半导体装置可以包括：基底，包括第一区域和第二区域；第一有源图案，在基底的第一区域上。第一有源图案可以在第一方向上延伸。第一有源图案可以包括沟道区和横跨沟道区在第一方向上彼此分隔开的一对源极区和漏极区。基底可以包括第一半导体成分。源极区和漏极区中的每个可以包含第二半导体成分，第二半导体成分的晶格常数大于第一半导体成分的晶格常数。源极区和漏极区中的所述每个可以包括顺序堆叠的多个半导体图案。所述多个半导体图案可以包括第一半导体图案。第一半导体图案中的第二半导体成分的含量可以大于所述多个半导体图案中的任何其它一个中的第二半导体成分的含量。第一半导体图案在第一半导体图案的上部处的宽度可以小于第一半导体图案在第一半导体图案的下部处在第一方向上的宽度。第一半导体图案的上部可被布置成高于沟道区的顶表面。根据专利技术构思的一些示例实施例，半导体装置可以包括：基底、在基底上彼此分隔开的多个有源图案、栅电极、栅极介电图案以及源极区和漏极区。所述多个有源图案可以包括在第一方向上延伸的第一有源图案。第一有源图案可以包括在第一方向上交替布置的第一沟道区和凹进区。第一沟道区可以在凹进区上方突出。第一有源图案的凹进区可以在第一沟道区的顶表面与凹进区的底表面之间的水平处具有最大宽度。栅电极可以横跨第一有源图案的第一沟道区。栅极介电图案可以位于栅电极与第一有源图案的第一沟道区之间。源极区和漏极区可以位于第一有源图案的凹进区中。附图说明图1是用于解释根据专利技术构思的一些示例实施例的半导体装置的平面图。图2A、图2B、图2C和图2D是分别沿图1的线A-A'、线B-B'、线C-C'和线D-D'截取的剖视图。图3是图2A的部分M的放大剖视图。图4、图6、图8、图16、图18、图20和图22是用于解释根据专利技术构思的一些示例实施例的半导体装置的制造方法的平面图。图5A、图7A、图9A、图17A、图19A、图21A和图23A是分别沿着图4、图6、图8、图16、图18、图20和图22的线A-A'截取的剖视图。图5B、图7B、图9B、图17B、图19B、图21B和图23B是分别沿着图4、图6、图8、图16、图18、图20和图22的线B-B'截取的剖视图。图7C、图9C、图17C、图19C、图21C和图23C是分别沿着图6、图8、图16、图18、图20和图22的线C-C'截取的剖视图。图9D、图17D、图19D、图21D和图23D是分别沿着图8、图16、图18、图20和图22的线D-D'截取的剖视图。图10是根据专利技术构思的一些示例实施例的用于第二蚀刻工艺的蚀刻设备的概念图。图11是示出图10中示出的电感耦合等离子体(ICP)天线的示例的平面图。图12是用于解释根据专利技术构思的一些示例实施例的第二蚀刻工艺的流程图。图13是用于解释根据专利技术构思的一些示例实施例的在第二蚀刻工艺的第一步和第二步中的RF偏置和占空比的曲线图。图14是沿图8的线A-A'截取的用于解释根据专利技术构思的一些示例实施例的第二蚀刻工艺的第一步的剖视图。图15是沿图8的线A-A'截取的用于解释根据专利技术构思的一些示例实施例的第二蚀刻工艺的第二步的剖视图。图24是沿图1的线A-A'截取的用于解释根据专利技术构思的一些示例实施例的半导体装置的剖视图。图25是图24中示出的部分M的放大剖视图。具体实施方式图1是用于解释根据专利技术构思的一些示例实施例的半导体装置的平面图。图2A、图2B、图2C和图2D是分别沿图1的线A-A'、线B-B'、线C-C'和线D-D'截取的剖视图。图3是图2A的部分M的放大剖视图。参照图1、图2A至图2D和图3，器件隔离层ST可以设置在基底100的上部。器件隔离层ST可以限定PMOSFET区域PR和NMOSFET区域NR。基底100可以是包括硅、锗、硅-锗等的化合物半导体基底或半导体基底。例如，基底100可以是硅基底。器件隔离层ST可以包括诸如氧化硅层的绝缘材料。PMOSFET区域PR和NMOSFET区域NR可以在与基底100的顶表面平行的第一方向D1上彼此分隔开并且横跨器件隔离层ST。PMOSFET区域PR和NMOSFET区域NR可以在与第一方向D1交叉的第二方向D2上延伸。尽管图中未示出，但是PMOSFET区域PR与NMOSFET区域NR之间的器件隔离层ST可以比有源图案AP1之间和有源图案AP2之间的器件隔离层ST深。PMOSFET区域PR和NMOSFET区域NR可以形成用于存储数据的存储器单元区。例如，基底100的存储器单元区可被设置为在其上有形成多个SRAM单元的存储器单元晶体管。PMOSFET区域PR和NMOSFET区域NR可以包括至少一个存储器单元晶体管。可选地，PMOSFET区域PR和NMOSFET区域NR可以是在其上包括构成(和/或形成)半导体装置的逻辑电路的逻辑晶体管的逻辑单元区。例如，基底100的逻辑单元区可被设置为在其上有构成(和/或形成)处理器核心或I/O端子的逻辑晶体管。PMOSFET区域PR和NMOSFET区域NR可以包括至少一个逻辑晶体管。然而，专利技术构思不限于此。PMOSFET区域PR和NMOSFET区域NR可被设置为在其上有在第二方向D2上延伸的多个有源图案AP1和AP2。有源图案AP1和AP2可以包括PMOSFET区域PR上的第一有源图案AP1和NMOSFET区域NR上的第二有源图案AP2。第一有源图案AP1和第二有源图案AP2可以是基底100的从基底100的顶表面突出的部分。第一有源图案AP1和第二有源本文档来自技高网...

【技术保护点】
1.一种半导体装置，所述半导体装置包括：基底，包括第一区域和第二区域；器件隔离层，位于基底上，器件隔离层限定第一有源图案，第一有源图案在第一区域上在第一方向上延伸，第一有源图案包括位于形成在第一有源图案的上部处的一对凹进之间的沟道区；源极区和漏极区，在第一有源图案中填充所述一对凹进，源极区和漏极区中的每个包括位于凹进的内侧壁上的第一半导体图案和位于第一半导体图案上的第二半导体图案，其中，源极区和漏极区中的所述每个在源极区和漏极区中的所述每个的上部处在第一方向上的宽度小于源极区和漏极区中的所述每个在源极区和漏极区中的所述每个的下部处在第一方向上的宽度，第二半导体图案在第二半导体图案的上部处在第一方向上的宽度小于第二半导体图案在第二半导体图案的下部处在第一方向上的宽度，第二半导体图案的上部被布置成高于沟道区的顶表面。

【技术特征摘要】
2017.01.05 KR 10-2017-00019381.一种半导体装置，所述半导体装置包括：基底，包括第一区域和第二区域；器件隔离层，位于基底上，器件隔离层限定第一有源图案，第一有源图案在第一区域上在第一方向上延伸，第一有源图案包括位于形成在第一有源图案的上部处的一对凹进之间的沟道区；源极区和漏极区，在第一有源图案中填充所述一对凹进，源极区和漏极区中的每个包括位于凹进的内侧壁上的第一半导体图案和位于第一半导体图案上的第二半导体图案，其中，源极区和漏极区中的所述每个在源极区和漏极区中的所述每个的上部处在第一方向上的宽度小于源极区和漏极区中的所述每个在源极区和漏极区中的所述每个的下部处在第一方向上的宽度，第二半导体图案在第二半导体图案的上部处在第一方向上的宽度小于第二半导体图案在第二半导体图案的下部处在第一方向上的宽度，第二半导体图案的上部被布置成高于沟道区的顶表面。2.如权利要求1所述的半导体装置，其中，第二半导体图案的下部的宽度是在第二半导体图案的位于沟道区的顶表面与第二半导体图案的底表面之间的中间水平处测量的。3.如权利要求1所述的半导体装置，其中，第二半导体图案的上部与第一半导体图案的上内侧壁接触。4.如权利要求1所述的半导体装置，其中，第一有源图案的上部被布置成高于器件隔离层的顶表面。5.如权利要求1所述的半导体装置，其中，基底包含第一半导体成分，源极区和漏极区中的所述每个包含第二半导体成分，第二半导体成分的晶格常数大于第一半导体成分的晶格常数，源极区和漏极区中的所述每个还包括位于第一半导体图案与第二半导体图案之间的第三半导体图案，第三半导体图案中的第二半导体成分的含量大于第一半导体图案中包含的第二半导体成分的含量，并小于第二半导体图案中的第二半导体成分的含量。6.如权利要求5所述的半导体装置，其中，第二半导体图案的体积大于第三半导体图案的体积。7.如权利要求1所述的半导体装置，其中，基底包含第一半导体成分，第一半导体图案和第二半导体图案包含第二半导体成分，第二半导体成分的晶格常数大于第一半导体成分的晶格常数，源极区和漏极区中的所述每个还包括位于第二半导体图案上第三半导体图案，第三半导体图案包含95at％至100at％范围内的第一半导体成分。8.如权利要求1所述的半导体装置，其中，基底包含第一半导体成分，源极区和漏极区中的所述每个包含第二半导体成分，第二半导体成分的晶格常数大于第一半导体成分的晶格常数，第二半导体图案中的第二半导体成分的含量大于第一半导体图案中的第二半导体成分的含量。9.如权利要求1所述的半导体装置，所述半导体装置还包括：栅电极，与第一有源图案的沟道区交叉，其中，栅电极围绕沟道区的相对侧壁和沟道区的顶表面。10.如权利要求1所述的半导体装置，其中，器件隔离层限定在第二区域上在第一方向上延伸的第二有源图案，第一区域为PMOSFET区域，第二区域为NMOSFET区域。11.一种半导体装置，所述半导体装置包括：基底，包括第一区域和第二区域，基底包括第一半导体成分；以及第一有源图案，位于基底的第一区域上，第一有源图案在第一方...

【专利技术属性】
技术研发人员：闵庚石，石城大，李正允，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR