用于测试邻近的半导体器件中的桥接的方法和测试结构技术

测试邻近的半导体器件之间的桥接的方法包括在半导体衬底上形成图案化的扩散区域，并且在扩散区域上方形成第一导电层。将第一导电层图案化成与图案化的扩散区域相同的图案。去除第一导电层的暴露部分以暴露扩散区域的部分。在扩散区域的暴露部分上方形成源极/漏极区域，并且在源极/漏极区域上方形成介电层。在介电层上方形成第三导电层。沿着第一方向去除第二导电层的相对端部以暴露第一导电层的相对的第一和第二端部。测量第一导电层的相对的第一和第二端部之间的第一导电层两端的电阻。本发明专利技术的实施例还涉及测试结构。

【技术实现步骤摘要】
用于测试邻近的半导体器件中的桥接的方法和测试结构
本专利技术的实施例针对用于测试半导体器件的方法和用于测试的结构。具体地，本专利技术针对半导体衬底上的测试器件。
技术介绍
在半导体器件制造期间，半导体器件上的部件的不正确对准可能导致短路和较差的器件良率。半导体晶圆上的器件部件的对准的测试是期望的，以避免对缺陷器件实施额外的处理步骤。
技术实现思路
本专利技术的实施例提供了一种用于测试邻近的半导体器件之间的桥接的方法，包括：在半导体衬底上形成图案化的扩散区域；在所述扩散区域上方形成第一导电层，其中，将所述第一导电层图案化成与所述图案化的扩散区域相同的图案；在所述第一导电层上方形成在第一方向上延伸的第二导电层；图案化所述第二导电层以在所述第二导电层的中心区域中形成在所述第一方向上延伸的开口以暴露所述第一导电层的部分；去除所述第一导电层的暴露部分以暴露所述扩散区域的部分；在所述扩散区域的暴露部分上方形成源极/漏极区域；在所述源极/漏极区域上方形成介电层；在所述介电层上方形成第三导电层；去除所述第二导电层的沿着所述第一方向的相对端部以暴露所述第一导电层的相对的第一端部和第二端部；以及测量所述第一导电层的所述相对的第一端部和第二端部之间的所述第一导电层两端的电阻。本专利技术的另一实施例提供了一种用于控制非易失性存储器半导体器件制造工艺的方法，包括：形成包括多个存储器单元结构的测试图案，其中，所述多个存储器单元结构的至少一个偏移给定单位距离；测量所述多个存储器单元结构的每个的第一导电层两端的电阻；基于测量的电阻来指定所述多个存储器单元结构中具有电连续性的存储器单元结构；以及基于指定所述多个存储器单元结构中具有电连续性的存储器单元结构的结果，确定半导体器件制造工艺是否超过建立的公差。本专利技术的又一实施例提供了一种半导体测试结构，包括：图案化的扩散区域，位于半导体衬底上；第一导电层，形成在所述扩散区域上方；第二导电层，在所述第一导电层上方在第一方向上延伸，其中，所述第二导电层具有在所述第二导电层的中心区域中沿着所述第一方向延伸的开口，并且所述开口穿过所述第一导电层的部分延伸至所述扩散区域，其中，所述第一导电层沿着所述第一方向延伸超出所述第二导电层的相对端；接触件，形成在超出所述第二导电层的所述第一导电层的相对端中；源极/漏极区域，形成在所述开口中的所述扩散区域上方；以及介电层，形成在所述源极/漏极区域上方。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1A和图1B示出了根据本专利技术的实施例的具有正常控制栅极重叠的半导体器件测试结构。图1A是平面图并且图1B是根据图1A的线A-A的截面图。图2A和图2B示出了根据本专利技术的实施例的具有异常控制栅极重叠的半导体器件测试结构。图2A是平面图并且图2B是根据图2A的线B-B的截面图。图3A、图3B、图3C、图3D和图3E示出了根据本专利技术的实施例的用于具有正常控制栅极重叠的半导体器件测试结构的顺序制造操作的阶段。图3A是平面图，并且图3B、图3C、图3D和图3E是分别根据图3A的线C-C、D-D、E-E和F-F的截面图。图4A、图4B、图4C、图4D和图4E示出了根据本专利技术的实施例的用于具有正常控制栅极重叠的半导体器件测试结构的顺序制造操作的阶段。图4A是平面图，并且图4B、图4C、图4D和图4E是分别根据图4A的线G-G、H-H、I-I和J-J的截面图。图5A、图5B、图5C、图5D和图5E示出了根据本专利技术的实施例的用于具有正常控制栅极重叠的半导体器件测试结构的顺序制造操作的阶段。图5A是平面图，并且图5B、图5C、图5D和图5E是分别根据图5A的线K-K、L-L、M-M和N-N的截面图。图6A、图6B、图6C和图6D示出了根据本专利技术的实施例的用于具有正常控制栅极重叠的半导体器件测试结构的顺序制造操作的阶段。图6A是平面图，并且图6B、图6C和图6D是分别根据图6A的线O-O、P-P和Q-Q的截面图。图7A、图7B、图7C和图7D示出了根据本专利技术的实施例的用于具有正常控制栅极重叠的半导体器件测试结构的顺序制造操作的阶段。图7A是平面图，并且图7B、图7C和图7D是分别根据图7A的线R-R、S-S和T-T的截面图。图8A、图8B、图8C和图8D示出了根据本专利技术的实施例的用于具有正常控制栅极重叠的半导体器件测试结构的顺序制造操作的阶段。图8A是平面图，并且图8B、图8C和图8D是分别根据图8A的线U-U、V-V和W-W的截面图。图9A、图9B、图9C和图9D示出了根据本专利技术的实施例的用于具有正常控制栅极重叠的半导体器件测试结构的顺序制造操作的阶段。图9A是平面图，并且图9B、图9C和图9D是分别根据图9A的线AA-AA、AB-AB和AC-AC的截面图。图10A和图10B示出了根据另一实施例的具有正常控制栅极重叠的半导体器件测试结构。图10A是平面图，并且图10B是根据图10A的线AR-AR的截面图。图11是根据本专利技术的实施例的示出用于测试邻近的半导体器件之间的桥接的方法的流程图。图12A、图12B、图12C、图12D和图12E示出了根据本专利技术的实施例的用于具有异常控制栅极重叠的半导体器件测试结构的顺序制造操作的阶段。图12A是平面图，并且图12B、图12C、图12D和图12E是分别根据图12A的线AD-AD、AE-AE、AF-AF和AG-AG的截面图。图13A、图13B、图13C和图13D示出了根据本专利技术的实施例的用于具有异常控制栅极重叠的半导体器件测试结构的顺序制造操作的阶段。图13A是平面图，并且图13B、图13C和图13D是分别根据图13A的线AH-AH、AI-AI和AJ-AJ的截面图。图14A、图14B、图14C和图14D示出了根据本专利技术的实施例的用于具有异常控制栅极重叠的半导体器件测试结构的顺序制造操作的阶段。图14A是平面图，并且图14B、图14C和图14D是分别根据图14A的线AK-AK、AL-AL和AM-AM的截面图。图15A、图15B、图15C和图15D示出了根据本专利技术的实施例的用于具有异常控制栅极重叠的半导体器件测试结构的顺序制造操作的阶段。图15A是平面图，并且图15B、图15C和图15D是分别根据图15A的线AN-AN、AO-AO和AP-AP的截面图。图16A、图16B和图16C示出了邻近的半导体器件之间的桥接。图16A和图16B是平面图，并且图16C是根据图16B中的线AQ-AQ的截面图。图17A和图17B示出了控制栅极重叠对准偏移不同的量。图18是根据本专利技术的实施例的用于控制非易失性存储器半导体器件制造工艺的方法的流程图。具体实施方式以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，元件的尺寸不限于公开的范围或值，但是可能依赖于工艺条件和/或器件多需的性能。此外，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成本文档来自技高网...

【技术保护点】
1.一种用于测试邻近的半导体器件之间的桥接的方法，包括：在半导体衬底上形成图案化的扩散区域；在所述扩散区域上方形成第一导电层，其中，将所述第一导电层图案化成与所述图案化的扩散区域相同的图案；在所述第一导电层上方形成在第一方向上延伸的第二导电层；图案化所述第二导电层以在所述第二导电层的中心区域中形成在所述第一方向上延伸的开口以暴露所述第一导电层的部分；去除所述第一导电层的暴露部分以暴露所述扩散区域的部分；在所述扩散区域的暴露部分上方形成源极/漏极区域；在所述源极/漏极区域上方形成介电层；在所述介电层上方形成第三导电层；去除所述第二导电层的沿着所述第一方向的相对端部以暴露所述第一导电层的相对的第一端部和第二端部；以及测量所述第一导电层的所述相对的第一端部和第二端部之间的所述第一导电层两端的电阻。

【技术特征摘要】
2016.12.15 US 62/435,022;2017.11.15 US 15/814,1891.一种用于测试邻近的半导体器件之间的桥接的方法，包括：在半导体衬底上形成图案化的扩散区域；在所述扩散区域上方形成第一导电层，其中，将所述第一导电层图案化成与所述图案化的扩散区域相同的图案；在所述第一导电层上方形成在第一方向上延伸的第二导电层；图案化所述第二导电层以在所述第二导电层的中心区域中形成在所述第一方向上延伸的开口以暴露所述第一导电层的部分；去除所述第一导电层的暴露部分以暴露所述扩散区域的部分；在所述扩散区域的暴露部分上方形成源极/漏极区域；在所述源极/漏极区域上方形成介电层；在所述介电层上方形成第三导电层；去除所述第二导电层的沿着所述第一方向的相对端部以暴露所述第一导电层的相对的第一端部和第二端部；以及测量所述第一导电层的所述相对的第一端部和第二端部之间的所述第一导电层两端的电阻。2.根据权利要求1所述的方法，还包括在所述扩散区域和所述第一导电层之间形成第一绝缘层，其中，将所述第一绝缘层图案化成与所述图案化的扩散区域相同的图案。3.根据权利要求1所述的方法，其中，所述第一导电层用于非易失性存储器的浮置栅极。4.根据权利要求1所述的方法，还包括在所述第一导电层和所述第二导电层之间形成第二绝缘层。5.根据权利要求1所述的方法，其中，图案化的第二导电层用于非易失性存储器的控制栅极。6.根...

【专利技术属性】
技术研发人员：林孟汉，梁佳琳，谢智仁，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71