用于时钟与数据恢复电路的相位调整电路制造技术

描述了用于时钟与数据恢复电路(CDR)的相位调整电路。系统和装置包括：输入端，所述输入端用于接收串行数据信号；边沿数据分接头，所述边沿数据分接头用于对串行数据信号中的过渡边沿进行采样，以便生成数据边沿检测信号；CDR电路，所述CDR电路包括相位检测器，所述相位检测器用于接收串行数据信号和数据边沿检测信号，并且用于输出指示串行数据信号与数据边沿检测信号之间的相位差的相位超前/滞后信号；以及相位调整电路，所述相位调整电路用于生成相位超前/滞后调整数据。CDR电路用于至少部分地基于由相位超前/滞后调整数据所调整的相位超前/滞后信号来输出经恢复的时钟信号。

Phase adjustment circuit for clock and data recovery circuit

A phase adjustment circuit for clock and data recovery circuit (CDR) is described. The system and device include: the input end, which is used to receive serial data signals; the edge data sub taps are used to sample the transition edge in the serial data signal to generate the data edge detection signal; the CDR circuit, the CDR circuit includes a phase detector, and the phase described. The detector is used to receive a serial data signal and a data edge detection signal and to output a phase forward / lag signal indicating the phase difference between the serial data signal and the data edge detection signal; and the phase adjustment circuit, which is used to generate the phase bit forward / lag adjustment data. The CDR circuit is used to output the recovered clock signal at least in part based on the phase lead / lag signal adjusted by the phase lead / lag adjustment data.

【技术实现步骤摘要】
用于时钟与数据恢复电路的相位调整电路本申请为分案申请，其原申请是于2016年5月27日(国际申请日为2014年11月21日)向中国专利局提交的专利申请，申请号为201480064952.8，专利技术名称为“用于时钟与数据恢复电路的相位调整电路”。
技术介绍
时钟与数据恢复(CDR)电路是串行器/解串器(SerDes)设计(例如，高速串行输入/输出(I/O)设计)中的重要接收器(RX)部件。为了以高速度传输串行数据，CDR从所接收的串行数据中提取相位信息并且生成与数据同步的时钟-即，输出用于RX部件的经恢复的时钟和数据信号。根据传入数据流来生成准确的时钟信号的能力需要产生最低误码率(BER)的采样位置。为了高速串行数据传输，常常使用波特率相位检测而不是过采样过程，这是因为其简单性和低功耗。公知的波特率相位检测过程(例如，Mueller-Müller相位检测)的原理是通过使用误差信息(其是通过将传入数据信号与采样器输入端处的参考阈值相比较来定义的)、基于组合的脉冲响应来检测最佳采样位置；然而，对于具有高速度或高插入损耗(例如，由于长信道)的互连，这些公知的波特率相位检测过程产生次佳的采样，导致不正确的时钟和数据恢复结果。附图说明参考下面的图描述了本公开内容的非限制性和非详尽的实施例，其中，除非另外说明，遍及各视图，类似的附图标记指代类似的部分。图1是对根据本公开内容的实施例的包括有相位调整电路的时钟与数据恢复电路的例示。图2是根据本公开内容的实施例的利用了判决反馈均衡电路的相位调整电路的框图。图3是根据本公开内容的实施例利用判决反馈均衡自适应数据的信号调整过程的流程图。图4是对根据本公开内容的实施例的利用了判决反馈均衡数据的相位调整电路的例示。图5是对根据本公开内容的实施例的用于相位调整电路的采样器的行为的例示。图6是根据本公开内容的实施例的利用了两组样本数据的信号调整过程的流程图。图7是对根据本公开内容的实施例的利用了两组样本数据的相位调整电路的例示。图8是对根据本公开内容的实施例的相位调整电路的例示。图9是对利用本公开内容的实施例的计算机系统的例示。具体实施方式本公开内容的实施例描述了用于时钟与数据恢复(CDR)电路的相位调整电路。在下面的描述中，讨论了许多细节，以提供对本公开内容的实施例的全面理解。然而，对于本领域技术人员将显而易见的是，本公开内容的实施例可以在没有这些具体细节的情况下得以实施。在其它情形下，以框图形式而非详细地示出公知的结构和设备，以免使本公开内容的实施例难以理解。应当指出的是，在实施例的对应附图中，用线来表示信号。某些线可能较粗，以指示更多组成的信号的路径，和/或某些线可以在一端或多端处具有箭头，以指示主要的信息流动方向。这样的指示并非旨在进行限制。更确切地说，结合一个或多个示例性实施例来使用这些线，以有助于更容易地理解电路或逻辑单元。如由设计需要或偏好所指定的任何所表示的信号实际上可以包括能够在任一方向上行进并且能够用任何适当类型的信号方案来实现的一个或多个信号。贯穿整个说明书并且在权利要求书中，术语“连接”表示在没有任何中间设备的情况下所连接的物体之间的直接电连接。术语“耦合”表示所连接的物体之间的直接电连接或者通过一个或多个无源或有源中间设备的间接连接。术语“电路”表示被设置为相互合作以提供期望的功能的一个或多个无源和/或有源部件。术语“信号”表示至少一个电流信号、电压信号或数据/时钟信号。“一”、“一个”以及“所述”的含义包括多个引用。“在……中”的含义包括“在……中”和“在……上”。术语“缩放”通常指的是将设计(方案和布局)从一种工艺技术转换为另一种工艺技术。术语“缩放”通常还指的是在相同的工艺节点内缩小布局和设备的尺寸。术语“缩放”还可以指的是相对于另一个参数(例如，电源水平)来调整(例如，减慢)信号频率。术语“基本上”、“接近”、“近似”、“附近”、以及“大约”通常指的是在目标值的+/-20％内。除非另外说明，否则用于描述共同的对象的序数词“第一”、“第二”、以及“第三”等的使用仅表示指代类似对象的不同实例，而并非旨在暗示如此描述的对象必须在时间上、空间上、排序上或以任何其它方式处于给定顺序。出于实施例的目的，晶体管是金属氧化物半导体(MOS)晶体管，其包括漏极端子、源极端子、栅极端子和体端子。晶体管还包括三栅极晶体管和FinFet晶体管、环栅圆柱形晶体管或实施晶体管功能的其它器件(例如，碳纳米管或自旋电子器件)。源极端子和漏极端子可以是完全相同的端子，并且在本文中可交换地使用。本领域技术人员将意识到的是，其它晶体管(例如，双极结型晶体管-BJTPNP/NPN、BiCMOS、CMOS、eFET等)可以在不脱离本公开内容的范围的情况下使用。术语“MN”指示n型晶体管(例如，NMOS、NPNBJT等)，以及术语“MP”指示p型晶体管(例如，PMOS、PNPBJT等)。图1是对根据本公开内容的实施例的包括有相位调整电路的CDR电路100的例示。在此实施例中，CDR电路100包括生成相位超前脉冲190和相位滞后脉冲191的相位检测器102、相位调整电路150、分别用于产生经调整的相位超前194和经调整的相位滞后195的求和电路120和122，其中经调整的相位超前194和经调整的相位滞后195被频率回路增益104和相位回路增益108接收。相位回路增益108和频率累加器106的输出由求和电路124接收。相位累加器110接收求和电路124的输出，并且产生由低通滤波器112接收的相位偏移值。CDR电路100被示出为接收由接收(RX)部件的数据和边沿/误差采样器(未示出)生成的数据和边沿/误差采样信号。相位检测器102测量所采样的数据与边沿/误差采样信号之间的相位差，并且输出指示是否存在在此图中被示出为相位超前脉冲190和相位滞后脉冲191的相位超前或相位滞后误差的相位信息。CDR生成相位误差信号，其指示边沿/误差信号过渡相对于传入数据信号中的过渡是否较早或较晚。此相位误差信号(在此实施例中被示出为经调整的相位信号196，该经调整的相位信号196部分地由相位调整电路150所调整，如以下进一步描述的)由相位回路增益108和频率回路增益104接收，以向信号施加固定增益。频率累加器106累加相位误差，并且产生频率偏移值，该频率偏移值连同相位回路增益108的输出由求和电路124来接收。相位累加器110接收求和电路124的输出，并且产生由低通滤波器112接收的相位偏移值。低通滤波器112从而根据频率偏移值和相位偏移值来产生经恢复的时钟和数据信号。CDR电路常常采用产生次佳的采样的波特率相位检测过程，导致不正确的时钟与数据恢复结果。在本公开内容的实施例中，相位调整电路150用于调整由相位检测器102产生的相位超前/滞后信号，以便生成更准确的数据时钟信号。相位调整电路150输出调整相位超前信号192和调整相位滞后信号193，将经由求和电路120和122将调整相位超前信号192和调整相位滞后信号193分别与相位超前190和相位滞后191相加，以生成经调整的相位超前信号194和经调整的相位滞后信号195。如以下将描述的，本公开内容的实施例可以用于各种互连，并且相位调整电路150可以相应地在其设本文档来自技高网...

【技术保护点】
1.一种装置，包括：相位检测器，所述相位检测器用于检测采样数据与采样边沿之间的相位差，其中，所述采样数据和所述采样边沿与接收器接收到的数据信号相关联，并且其中，所述相位差用于确定对所述数据信号进行采样的时钟的位置；判决反馈均衡器(DFE)；以及相位调整电路，所述相位调整电路用于根据来自所述DFE的一个或多个信号来调整所述时钟的相位。

【技术特征摘要】
2013.12.27 US 14/142,6061.一种装置，包括：相位检测器，所述相位检测器用于检测采样数据与采样边沿之间的相位差，其中，所述采样数据和所述采样边沿与接收器接收到的数据信号相关联，并且其中，所述相位差用于确定对所述数据信号进行采样的时钟的位置；判决反馈均衡器(DFE)；以及相位调整电路，所述相位调整电路用于根据来自所述DFE的一个或多个信号来调整所述时钟的相位。2.根据权利要求1所述的装置，包括：第一采样器，所述第一采样器用于对所述接收器接收到的数据进行采样，所述第一采样器使用所述时钟来生成所述采样数据。3.根据权利要求2所述的装置，包括：第二采样器，所述第二采样器用于对所述数据的边沿进行采样，所述第二采样器使用所述时钟来生成所述采样边沿。4.根据权利要求3所述的装置，包括：时钟源，所述时钟源具有提供所述时钟的输出端，其中，所述时钟源的所述输出端耦合到所述相位调整电路。5.根据权利要求3所述的装置，其中，所述DFE包括高阈值和低阈值，并且其中，所述第一采样器和所述第二采样器使用所述高阈值和所述低阈值来对所述数据和所述边沿进行采样。6.一种方法，包括：接收数据信号；对所述数据信号进行采样以生成采样数据；对所述数据信号的边沿进行采样，以生成采样边沿；检测所述采样数据与所述采样边沿之间的相位差，其中，所述相位差用于确定对所述数据信号进行采样的时钟的位置；以及根据来自决策反馈均衡器的一个或多个信号来调整所述时钟的相位。7.根据权利要求6所述的方法，包括：根据所述相位差来生成所述时钟。8.根据权利要求6至7中任一项所述的方法，其中，对所述数据信号进行采样和对所述边沿进行采样包括：将高阈值和低阈值应用于采样器。9.一种系统，包括：存储器；处理器，所述处理器耦合到所述存储器，所述处理器包括接收器，所述接收器包括：相位检测器，所述相位检测器用于检测采样数据与采样边沿之间的相位差，其中，所述采样数据和所述采样边沿与接收器接收到的数据信号相关联，并且其中，所述相位差用于确定对所述数据信号进行采样的时钟的位置；判决反馈均衡器(DFE)；以及相位调整电路，所述相位调整电路用于根据来自所述DFE的一个或多个信号来调整所述时钟的相位；以及无线接口，所述无线接口用于容许所述处...

【专利技术属性】
技术研发人员：S·贾科尼，M·徐，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US