用于同步在高速与低速时钟域之间的数据传送的集成电路、方法和接口电路技术

本申请涉及用于同步在高速与低速时钟域之间的数据传送的集成电路、方法和接口电路。所公开的示例包含用于在快时钟域中的第一寄存器(110)与慢时钟域中的第二寄存器(140)之间传送数据的接口电路(100)，该接口电路包含：可重置同步器(150)，其用于提供与慢时钟信号(SLOW_CLK)同步的经同步起始信号(S2)以根据写请求信号(BUS_WR)来开始从第一寄存器(110)到第二寄存器(140)的写入；脉冲发生器电路(155)，其用于根据经同步起始信号(S2)来提供写启用脉冲信号(WR_EN)；写控制电路(144)，其用于根据写启用脉冲信号(WR_EN)来选择性地将第一寄存器(110)的输出端(112)连接到第二寄存器(140)的输入端(141)，以将数据从第一寄存器(110)写入到第二寄存器(140)；以及双重双稳态门(120)，其用于根据写请求信号(BUS_WR)来提供与快时钟信号(FAST_CLK)同步的重置信号(RESET)，以将任何先前未决的写请求清除并开始新的写操作。

Integrated circuit, method and interface circuit for synchronizing data transmission between high speed and low speed clock domains

The application relates to an integrated circuit, method and interface circuit for synchronizing data transmission between high speed and low speed clock domains. The disclosed example includes an interface circuit (100) for transmitting data between the first register (110) in the fast clock domain and the second register (140) in the slow clock domain, which includes: a reconfigurable synchronizer (150) for providing a synchronization start signal (S2) synchronizing with the slow clock signal (SLOW_CLK) for a write request. The signal (BUS_WR) starts from the writing of the first register (110) to the second register (140); the pulse generator circuit (155), which is used to provide a write enabled pulse signal (WR_EN) based on a synchronization starting signal (S2); the write control circuit (144), which is used to selectively enable the first register (110) by using the root write to enable the pulse signal (WR_EN). The output end (112) is connected to the input end (141) of the second register (140) to write the data from the first register (110) to the second register (140); and the dual bistable gate (120), which is used to provide a reset signal (RESET) synchronizing with the fast clock signal (FAST_CLK) in accordance with the write request signal (BUS_WR) to write any previously unresolved writing. Request to clear and start a new write operation.

【技术实现步骤摘要】
用于同步在高速与低速时钟域之间的数据传送的集成电路、方法和接口电路
技术介绍
许多电路和系统包含在不同的时钟域中操作的电路。例如，处理器电路通常以高时钟速度操作，而外围电路以低得多的时钟速度运行。通常期望不同时钟域的电路交换数据。例如，高时钟速度中央处理器单元(CPU)可以对由低时钟速度外围装置使用的数据或控制寄存器进行写入以控制外设的操作。这种CPU还可以读取存储在低时钟速度电路的寄存器中的数据。然而，在不同时钟域的电路之间传送数据呈现出问题，尤其是在高时钟速度与低时钟速度非常不同的情况下。在一个示例中，以非常低的频率(例如，10-100KHz)操作的外围电路可能需要由以1-100MHz或甚至更高的高时钟频率操作的CPU服务。通过CPU执行的应用软件可能需要频繁地更新或写入外围电路寄存器中的值，诸如在高速处理器上运行的软件操作低时钟速度脉宽调制(PWM)控制电路以控制输出信号或致动器。在该示例中，处理器可以通过频繁地改变由外设控制的脉宽值来实施闭环控制算法。通过对低速电路寄存器的数据写入而进行的频繁更新可能导致CPU必须等待可能大量的高速时钟周期以允许先前的数据写操作在再次更新外设之前与低速时钟域同步。在一些情况下，经过超过一千个CPU周期，只是为了确保正确的数据同步。使用请求-确认外设写同步协议的握手方案可能引起从快时钟域到慢时钟域的背靠背更新的显著性数据时延，这可能抑制使用经编程处理器和低速外设来执行高带宽闭环控制的能力。在从低时钟速度外设读取数据时也可能产生问题。从外围寄存器进行读取造成从低时钟速度域寄存器读取的数据中的亚稳态的可能性。CPU可以执行多次读取，例如，三次读取，其中CPU在连续读取两次时比较读取结果并选择数据。另一方法是CPU仅在状态位指示外设数据被同步且稳定之后读取外围寄存器。然而，这些方法需要额外的CPU软件并引入数据时延。此外，这些技术可能引起增加的系统功耗。
技术实现思路
所公开的示例包含接口电路，所述接口电路用于在高速或快时钟域中的第一寄存器与低速或慢时钟域中的第二寄存器之间传送数据。接口电路包含可重置同步器，所述可重置同步器用于提供与慢时钟信号同步的经同步起始信号以根据写请求信号来开始从第一寄存器到第二寄存器的写入。脉冲发生器电路根据经同步起始信号提供写启用脉冲信号，并且写控制电路根据写启用脉冲信号选择性地将第一寄存器的输出端连接到第二寄存器的输入端以将数据从第一寄存器写入到第二寄存器，并且双重双稳态门(flip-flop)电路用于根据写请求信号来提供与快时钟信号同步的重置信号以将任何先前未决的写请求清除并开始新的写操作。进一步公开的示例提供用于同步从慢时钟域寄存器到快时钟域寄存器的数据读取的接口电路，所述接口电路包含：脉冲发生器，所述脉冲发生器用于提供与快时钟信号同步的读启用脉冲信号；以及触发器电路，所述触发器电路使得脉冲发生器每第二时钟信号的整数L个周期提供新的读启用脉冲信号。其它公开的示例提供集成电路，所述集成电路包含：第一电路，所述第一电路具有根据第一时钟信号操作的第一寄存器和主处理器；第二电路，所述第二电路具有根据较慢的第二时钟信号操作的外围电路和第二寄存器；以及接口电路，所述接口电路用于同步在第一寄存器与第二寄存器之间的数据传送。附图说明图1是根据实施例的用于同步数据以用于从高速时钟域寄存器写入到低速时钟域寄存器的接口电路的示意图。图2是示出图1的电路中的信号波形的信号图。图3是根据实施例的用于同步数据以用于从低速时钟域寄存器读取到高速时钟域寄存器的接口电路的示意图。图4是示出图3的电路中的信号波形的信号图。图5是根据实施例的具有高速时钟域和低速时钟域以及相关联的寄存器的集成电路的示意图，所述集成电路包含用于同步在高速时钟域寄存器和低速时钟域寄存器之间的数据传送的接口电路。图6是根据另一实施例的具有高速时钟域和低速时钟域以及相关联的寄存器的集成电路的示意图，所述集成电路包含用于同步在高速时钟域寄存器和低速时钟域寄存器之间的数据传送的接口电路。图7是根据另一实施例的具有高速时钟域和低速时钟域以及相关联的寄存器的另一集成电路的示意图，所述集成电路包含用于同步在高速时钟域寄存器和低速时钟域寄存器之间的数据传送的接口电路。具体实施方式在附图中，相同的附图标记贯穿全文指代相同的元件，且各种特征件不必按比例绘制。在以下论述中且在权利要求书中，术语“包含”、“包括”、“具有”、“带有”、“含有”或其变体意图以类似于术语“包括”的方式为包含性的，且因此应被解释为意指“包含但不限于...”。并且，术语“耦合”、“耦接”意图包含间接或直接的电气或机械连接或其组合。例如，如果第一装置耦合到第二装置或与第二装置耦合，那么该连接可以通过直接的电气连接进行，或通过经由一个或多个中间装置和连接的间接的电气连接进行。所公开的示例包含便于同步在不同的第一时钟速度域和第二时钟速度域之间的数据传送的集成电路和接口电路。对于到较慢外围寄存器的写操作，所公开的示例使用来自主机的写请求信号来开始与较慢的第二时钟信号同步的写操作，而不需要确认。写请求开始写操作，并且接口电路取消任何先前未决的写操作以重置同步电路。这允许CPU或其它主机电路简单地开始写操作而不必等待确认，同时确保最近的写数据到达第二时钟域寄存器。此外，某些示例提供在两个低速时钟域周期内的同步。所公开的示例有助于在闭环控制和其它低时延应用中使用，而没有显著的数据时延且没有不必要的主处理器软件开销和复杂性。图1示出具有根据不同的时钟信号操作的第一电路102(FAST)和第二电路130(SLOW)的系统。电路102和电路130可以以单独的集成电路(IC)形成，或者可以为在单个IC上的电路。电路102和电路130通过根据对应的时钟信号操作而作为两个单独的时钟域的一部分，电路102和电路130可以关于时钟定相和/或时钟频率独立于彼此操作，但这不是所有实施例的严格要求。快域第一电路102根据电路节点108上的第一时钟信号FAST_CLK操作，并且第二电路130根据节点138上的第二时钟信号SLOW_CLK操作。第二时钟信号SLOW_CLK慢于第一时钟信号FAST_CLK。第一电路102包含用于从主机电路(图1中未示出)接收N位写数据信号WDATA的N位总线104，其中N为大于或等于1的正整数。第一电路102还包含N位第一寄存器110。第一寄存器110包含连接到电路节点108以接收FAST_CLK信号的时钟输入端，以及N位数据输出端112(在图中被命名为寄存器110的“Q”输出端)。寄存器110将N位数据信号W_DATA提供到第二电路130以用于将数据从第一寄存器110写入到第二电路130的第二寄存器140的写操作。第一电路102包含具有控制输入端的N位多路复用器114，所述控制输入端连接到节点106以从主机接收单个位总线写请求信号BUS_WR。当信号BUS_WR在第一状态(低或“0”)下时，多路复用器114将N位输出端112连接到寄存器110的N位数据输入端(“D”)。在此状态下，寄存器110中的当前数据针对第一时钟信号FAST_CLK的每一周期被刷新。当主机电路希望开始写操作以将数据WDATA从第一寄存器110传送到第二寄存器140时，主机电本文档来自技高网...

【技术保护点】
1.一种接口电路，所述接口电路用于同步在根据第一时钟信号操作的第一电路的第一寄存器与根据慢于所述第一时钟信号的第二时钟信号操作的第二电路的第二寄存器之间的数据传送，所述接口电路包括：同步器电路，所述同步器电路包含用于接收重置信号的输入端，和用于提供经同步起始信号的输出端，所述同步器电路经配置以响应于所述输入端接收到在第一状态下的所述重置信号而提供在第一状态下的所述经同步起始信号，并且经配置以在所述重置信号转变成第二状态之后在所述第二时钟信号的非零整数K个边沿处提供在不同的第二状态下的所述经同步起始信号；脉冲发生器电路，所述脉冲发生器电路包含用于接收所述经同步起始信号的输入端，以及经配置以响应于所述经同步起始信号从所述第一状态转变到所述第二状态而提供写启用脉冲信号的输出端；写控制电路，所述写控制电路经配置以响应于所述写启用脉冲信号而选择性地将所述第一寄存器的输出端连接到所述第二寄存器的输入端，以将数据从所述第一寄存器写入到所述第二寄存器；以及双重双稳态门电路，所述双重双稳态门电路包含用于接收写请求信号的输入端，和与所述同步器电路的所述输入端耦合的输出端，所述双重双稳态门电路经配置以响应于所述输入端接收在预定状态下的所述写请求信号而提供所述重置信号作为在所述第二状态下的脉冲信号达同步到所述第一时钟信号的非零时间，以将任何先前未决的写请求清除并开始从所述第一寄存器到所述第二寄存器的新的写入。...

【技术特征摘要】
2016.12.23 US 15/389,8141.一种接口电路，所述接口电路用于同步在根据第一时钟信号操作的第一电路的第一寄存器与根据慢于所述第一时钟信号的第二时钟信号操作的第二电路的第二寄存器之间的数据传送，所述接口电路包括：同步器电路，所述同步器电路包含用于接收重置信号的输入端，和用于提供经同步起始信号的输出端，所述同步器电路经配置以响应于所述输入端接收到在第一状态下的所述重置信号而提供在第一状态下的所述经同步起始信号，并且经配置以在所述重置信号转变成第二状态之后在所述第二时钟信号的非零整数K个边沿处提供在不同的第二状态下的所述经同步起始信号；脉冲发生器电路，所述脉冲发生器电路包含用于接收所述经同步起始信号的输入端，以及经配置以响应于所述经同步起始信号从所述第一状态转变到所述第二状态而提供写启用脉冲信号的输出端；写控制电路，所述写控制电路经配置以响应于所述写启用脉冲信号而选择性地将所述第一寄存器的输出端连接到所述第二寄存器的输入端，以将数据从所述第一寄存器写入到所述第二寄存器；以及双重双稳态门电路，所述双重双稳态门电路包含用于接收写请求信号的输入端，和与所述同步器电路的所述输入端耦合的输出端，所述双重双稳态门电路经配置以响应于所述输入端接收在预定状态下的所述写请求信号而提供所述重置信号作为在所述第二状态下的脉冲信号达同步到所述第一时钟信号的非零时间，以将任何先前未决的写请求清除并开始从所述第一寄存器到所述第二寄存器的新的写入。2.根据权利要求1所述的接口电路，其中K＝3。3.根据权利要求1所述的接口电路，其中所述同步器电路包含：第一双稳态门，所述第一双稳态门包含经连接以接收所述第二时钟信号的时钟输入端、经耦合以接收具有第一状态的信号的数据输入端、连接到所述双重双稳态门电路的所述输出端以接收所述重置信号的清除输入端，以及数据输出端；以及第二双稳态门，所述第二双稳态门包含经耦合以接收所述第二时钟信号的反相时钟输入端、连接到所述第一双稳态门的数据输出端的数据输入端、连接到所述双重双稳态门电路的所述输出端以接收所述重置信号的清除输入端，以及用于提供经同步起始信号的数据输出端。4.根据权利要求3所述的接口电路，其中所述脉冲发生器电路包含：第三双稳态门，所述第三双稳态门包含经连接以接收所述第二时钟信号的时钟输入端、连接到所述第二双稳态门的所述数据输出端的数据输入端，以及数据输出端；以及“与”门，所述“与”门包含连接到所述第三双稳态门的所述数据输出端的第一反相输入端、连接到所述第二双稳态门的所述数据输出端的第二输入端，以及用于将所述写启用脉冲信号提供到所述写控制电路的输入端的输出端。5.根据权利要求4所述的接口电路，其中K＝3。6.根据权利要求4所述的接口电路，其中所述脉冲发生器电路经配置以提供具有所述第二时钟信号的一半周期的脉宽的所述写启用脉冲信号。7.根据权利要求1所述的接口电路，其中所述双重双稳态门电路包含：第一双稳态门，所述第一双稳态门包含经耦合以接收所述第一时钟信号的时钟输入端、经耦合以接收所述写请求信号的数据输入端，以及数据输出端；第二双稳态门，所述第二双稳态门包含经耦合以接收所述第一时钟信号的时钟输入端、连接到所述第一双稳态门的所述数据输出端的数据输入端，以及数据输出端；第一“与”门，所述第一“与”门包含连接到所述第一双稳态门的所述数据输出端的第一输入端、连接到所述第二双稳态门的所述数据输出端的第二反相输入端，以及输出端；以及第二“与”门，所述第二“与”门包含连接到所述第一“与”门的所述输出端的反相输入端，以及连接到所述同步器电路的所述输入端以提供所述重置信号的输出端。8.根据权利要求1所述的接口电路，所述接口电路进一步包括读接口电路，所述读接口电路用于同步从根据所述第二时钟信号操作的所述第二电路的第三寄存器到根据所述第一时钟信号操作的所述第一电路的第四寄存器的数据读取，所述读接口电路包含：读脉冲发生器电路，所述读脉冲发生器电路经配置以提供在第一状态和第二状态中的一个下与所述第一时钟信号同步的读启用脉冲信号；读控制电路，所述读控制电路经配置以响应于所述读启用脉冲信号在所述第二状态下而选择性地将所述第三寄存器的输出端与所述第四寄存器的输入端耦合，以将数据从所述第三寄存器读取到所述第四寄存器；以及触发器电路，所述触发器电路经配置以提供置位脉冲信号以使得所述读脉冲发生器电路每所述第二时钟信号的整数L个周期提供新的读启用脉冲信号。9.根据权利要求8所述的接口电路，其中所述读脉冲发生器电路包含用于接收经同步起始脉冲信号的输入端，和用于提供在第一状态和第二状态中的一个下与所述第一时钟信号同步的所述读启用脉冲信号的输出端，所述读脉冲发生器电路经配置以响应于所述经同步起始脉冲信号从第一状态转变到所述第二状态而提供在所述第二状态下的所述读启用脉冲信号，并且之后提供在与所述第一时钟信号同步的所述第一状态下的所述读启用脉冲信号；以及其中所述读接口电路进一步包括读同步器电路，所述读同步器电路包含用于接收所述置位脉冲信号的输入端，和经连接以将所述经同步起始脉冲信号提供到所述读脉冲发生器电路的所述输入端的输出端，所述读同步器电路经配置以在所述置位脉冲信号转变到第一状态之后在所述第一时钟信号的非零整数J个边沿处提供在所述第一状态下的所述经同步起始脉冲信号，并且经配置以在所述置位脉冲信号转变到不同的第二状态之后在所述第一时钟信号的所述整数J个边沿处提供在所述第二状态下的所述经同步起始脉冲信号。10.根据权利要求9所述的接口电路，其中J＝2。11.根据权利要求9所述的接口电路，其中L为可配置的。12.根据权利要求8所述的接口电路，其中所述触发器电路包含：逻辑电路，所述逻辑电路根据所述第二时钟信号操作且经配置以提供在第一状态和第二状态中的一个下的输出信号，所述逻辑电路经配置以每所述第二时钟信号...

【专利技术属性】
技术研发人员：N·卡雷，R·苏瓦纳，G·A·诺斯，M·索尼，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：美国,US