一种用于实现时钟同步的晶振共用电路制造技术

本实用新型专利技术公开了一种用于实现时钟同步的晶振共用电路，其包括有一主芯片、至少一个从芯片和晶振，所述晶振的第一端通过第二电容接地，所述晶振的第二端通过第一电容接地，所述晶振的第一端通过第一电阻而连接于主芯片的第一时钟引脚，所述晶振的第二端连接于主芯片的第二时钟引脚，所述晶振的第一端通过依次串联的第二电阻、电感和第三电容而连接于从芯片的第一时钟引脚，所述从芯片的第二时钟引脚接地。本实用新型专利技术可保证各芯片的时钟频率一致，同时能节省空间、降低成本。

【技术实现步骤摘要】
一种用于实现时钟同步的晶振共用电路
本技术涉及时钟电路，尤其涉及一种用于实现时钟同步的晶振共用电路。
技术介绍
现有技术中，对于一些控制系统而言，通常涉及多个控制芯片协调配合的应用方式，在具有多个芯片的系统中，为保证各芯片间信息传输的准确性和可靠性，各芯片的工作频率应当同步，目前的解决办法是，为各芯片配备相同频率的晶振，以令芯片获得系统时钟，但是由于各个晶振本身存在误差，因而在应用过程中可能会造成不同步，导致各芯片不能保证时钟同步，同时，现有技术的加工成本及物料成本较高。
技术实现思路
本技术要解决的技术问题在于，针对现有技术的不足，提供一种可保证各芯片的时钟频率一致，同时节省空间、降低成本的晶振共用电路。为解决上述技术问题，本技术采用如下技术方案。一种用于实现时钟同步的晶振共用电路，其包括有一主芯片、至少一个从芯片和晶振，所述晶振的第一端通过第二电容接地，所述晶振的第二端通过第一电容接地，所述晶振的第一端通过第一电阻而连接于主芯片的第一时钟引脚，所述晶振的第二端连接于主芯片的第二时钟引脚，所述晶振的第一端通过依次串联的第二电阻、电感和第三电容而连接于从芯片的第一时钟引脚，所述从芯片的第一时本文档来自技高网...

【技术保护点】
一种用于实现时钟同步的晶振共用电路，其特征在于，包括有一主芯片(U1)、至少一个从芯片(U2)和晶振(Y1)，所述晶振(Y1)的第一端通过第二电容(C52)接地，所述晶振(Y1)的第二端通过第一电容(C58)接地，所述晶振(Y1)的第一端通过第一电阻(R29)而连接于主芯片(U1)的第一时钟引脚，所述晶振(Y1)的第二端连接于主芯片(U1)的第二时钟引脚，所述晶振(Y1)的第一端通过依次串联的第二电阻(R110)、电感(L48)和第三电容(C104)而连接于从芯片(U2)的第一时钟引脚，所述从芯片(U2)的第一时钟引脚与第二时钟引脚之间连接有第四电阻(R35)。

【技术特征摘要】
1.一种用于实现时钟同步的晶振共用电路，其特征在于，包括有一主芯片(U1)、至少一个从芯片(U2)和晶振(Y1)，所述晶振(Y1)的第一端通过第二电容(C52)接地，所述晶振(Y1)的第二端通过第一电容(C58)接地，所述晶振(Y1)的第一端通过第一电阻(R29)而连接于主芯片(U1)的第一时钟引脚，所述晶振(Y1)的第二端连接于主芯片(U1)的第二时钟引脚，所述晶振(Y1)的第一端通过依次串联的第二电阻(R110)、电感(L48)和第三电容(C104)而连接于从芯片(U2)的第一时钟引脚，所述从芯片(U2)的第一时钟引脚与第二时钟引脚之间连接有第四电阻...

【专利技术属性】
技术研发人员：黄海波，阳斌，
申请(专利权)人：深圳市芯智科技有限公司，
类型：新型
国别省市：广东,44