一种低功耗多核SoC的时钟管理架构设计方法技术

本发明专利技术公开了一种低功耗多核SoC的时钟管理架构设计方法，在SoC芯片内集成锁相环PLL电路，对输入时钟进行倍频后得到SoC芯片内部需要的高频时钟，倍频后的时钟再根据应用配置信息通过分频器进行不同倍数的分频，得到SoC芯片内各个模块所需的工作时钟；时钟源的选择通过外部端口CLKMODE控制，选择外部时钟源模式或者PLL模式；同时，PLL模式的使能与否由寄存器配置；从DSP核1、核2、核3的时钟使能信号由主DSP核通过对低功耗控制寄存器进行配置，主DSP核的时钟使能信号长期有效。本发明专利技术的方法内置锁相环灵活配置内部工作时钟，以降低PCB板上输入时钟频率。

Clock management architecture design method of low power consumption of multi-core SoC

The invention discloses a clock management architecture design method of low power consumption of multi-core SoC and SoC chip in PLL integrated PLL circuit, the frequency of the input clock frequency clock after the internal needs of the SoC chip, the clock frequency according to the application configuration information through different multiple sub frequency divider, each module the SoC chip is required working clock; clock source selection through external CLKMODE port control, select the external clock source or PLL mode; at the same time, PLL mode enable or not by the configuration register; the clock from the DSP kernel 1, nuclear 2, nuclear 3 enable signal from the main DSP core through configuration the low power control register, clock in the main DSP core enable signal effectively for a long time. The method of the invention has the built-in phase locked loop to flexibly configure the internal work clock, so as to reduce the input clock frequency on the PCB board.

【技术实现步骤摘要】
一种低功耗多核SoC的时钟管理架构设计方法
本专利技术属于半导体集成电路中芯片时钟管理设计实现方法
，尤其涉及多核SoC片上系统的时钟低功耗管理设计方法。
技术介绍
基本上在所有的电子系统和集成电路领域，都用到时钟信号进行时序的控制。随着SoC芯片设计的复杂度日益增加，其内部时钟设计也越来越复杂，SoC芯片一般基于某种总线架构，在总线上集成有微处理器、存储器、I/O接口模块和其他专门功能处理模块等，一个SoC芯片内部通常存在若干个时钟域，其中时钟管理电路可谓SoC的基础组成部分，SoC的时钟管理架构是为SoC片上系统提供顶层时钟管理的电路模块，实现SoC片上系统各时钟的配置管理等工作。多核SoC系统芯片由于其工作频率高，系统集成度大，功耗也随之大幅度提升，从而会带来一系列的现实问题：首先，功耗的增加引起的SoC运行温度上升会引起半导体参数漂移，影响SoC芯片的正常工作，降低了芯片可靠性，增加芯片失效风险；其次，功耗增加引起的SoC运行温度上升会缩短芯片寿命，限制了系统性能的进一步提高。功耗已成为制约SoC芯片性能提升的重要因素，降低功耗对提高多核SoC芯片的可靠性，增加芯片寿命本文档来自技高网...

【技术保护点】
一种低功耗多核SoC的时钟管理架构设计方法，其特征是，在SoC芯片内集成锁相环PLL电路，对输入时钟进行倍频后得到SoC芯片内部需要的高频时钟，倍频后的时钟再根据应用配置信息通过分频器进行不同倍数的分频，得到SoC芯片内各个模块所需的工作时钟；时钟源的选择通过外部端口CLKMODE控制，选择外部时钟源模式或者PLL模式；同时，PLL模式的使能与否由寄存器配置；从DSP核1、从DSP核2、从DSP核3的时钟使能信号由主DSP核通过对低功耗控制寄存器进行配置，分别选择或同时选择使能从DSP核1、从DSP核2、从DSP核3的时钟输出，经门控电路分别输出给各个从DSP核，主DSP核的时钟使能信号长期有...

【技术特征摘要】
1.一种低功耗多核SoC的时钟管理架构设计方法，其特征是，在SoC芯片内集成锁相环PLL电路，对输入时钟进行倍频后得到SoC芯片内部需要的高频时钟，倍频后的时钟再根据应用配置信息通过分频器进行不同倍数的分频，得到SoC芯片内各个模块所需的工作时钟；时钟源的选择通过外部端口CLKMODE控制，选择外部时钟源模式或者PLL模式；同时，PLL模式的使能与否由寄存器配置；从DSP核1、从DSP核2、从DSP核3的时钟使能信号由主DSP核通过对低功耗控制寄存器进行配置，分别选择或同时选择使能从DSP核1、从DSP核2、从DSP核3的时钟输出，经门控电路分别输出给各个从DSP核，主DSP核的时钟使能信号长期有效。2.根据权利要求1所述的一种低功耗多核SoC的时钟管理架构设计方法，其特征是，SoC芯片内的时钟模块产生主时钟送到外部存储器接口EMIF模块后，在EMIF模块内进行分频后与片外输入时钟ECLKIN_MIF进行MUX选择后产生eclkout时钟...

【专利技术属性】
技术研发人员：陈亚宁，汪健，赵忠惠，王镇，张磊，
申请(专利权)人：北方电子研究院安徽有限公司，
类型：发明
国别省市：安徽,34