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本发明公开了一种低功耗多核SoC的时钟管理架构设计方法，在SoC芯片内集成锁相环PLL电路，对输入时钟进行倍频后得到SoC芯片内部需要的高频时钟，倍频后的时钟再根据应用配置信息通过分频器进行不同倍数的分频，得到SoC芯片内各个模块所需的工作...
该专利属于北方电子研究院安徽有限公司所有，仅供学习研究参考，未经过北方电子研究院安徽有限公司授权不得商用。

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