具有双端口从锁存器的正边沿触发器制造技术

本发明专利技术涉及具有双端口从锁存器的正边沿触发器。在本发明专利技术的实施例中，触发器电路包括2输入多路复用器、主锁存器、传输门和从锁存器。多路复用器的扫描使能控制信号SE和SEN确定是数据还是扫描数据被输入到主锁存器。时钟信号CLK和CLKN以及保持信号RET和RETN确定主锁存器何时被锁存。从锁存器被配置为接收主锁存器的输出、第二数据位D2、时钟信号CLK和CLKN、保持控制信号RET和RETN、从控制信号SS和SSN。信号CLK、CLKN、RET、RETN、SS及SSN确定是主锁存器的输出还是第二数据位D2被锁存在从锁存器中。控制信号RET和RETN确定在保持模式期间数据何时被存储在从锁存器中。

A positive edge trigger with a dual port from the latch

The invention relates to a positive edge trigger with a dual port slave latch. In the embodiment of the invention, the trigger circuit comprises a 2 input multiplexer, a main latch, a transmission gate and a slave latch. The multiplexer's scanning enable control signals SE and SEN determine whether data or scan data are input to the main latch. The clock signals CLK and CLKN, and hold signals RET and RETN determine when the main latch is locked. The latch is configured to receive the output of the main latch, the second data bit D2, the clock signal CLK and the CLKN, the control signal RET and the RETN, the control signal SS and the SSN. The signals CLK, CLKN, RET, RETN, SS and SSN determine whether the output of the main latch or the second data bit D2 is locked from the latch. The control signals RET and RETN determine when the data will be stored in the slave latch during the hold mode.

【技术实现步骤摘要】
具有双端口从锁存器的正边沿触发器
本专利申请的
涉及时序元件电路。
技术介绍
目前在半导体和电子行业中存在若干趋势。器件持续地被制造得更小、更快并且耗能更少。这些趋势的一个原因是，正在制造如下更多的个人设备，这些个人设备相对小并且是便携的，由此依赖于电池作为它们的主电源。例如，手机、个人计算设备以及个人声音系统都是在消费者市场上需求旺盛的设备。也很重要的是，即使当没有电源被提供至该电子设备时，这些设备上的数据也应当被保持。非易失性存储器电路和非易失性逻辑电路经常被用于满足这些要求。非易失性逻辑实现经常需要自时序元件外部的源(例如非易失性存储器)更新时序元件(例如触发器)。当非易失性逻辑电路被实现为允许时序元件的更新时，期望非易失性逻辑电路的实现不会显著减慢时序元件的操作。
技术实现思路
本专利技术的实施例涉及触发器电路，其包括2输入多路复用器、主锁存器、传输门和从锁存器。多路复用器的扫描使能控制信号SE和SEN确定是数据还是扫描数据被输入到主锁存器。时钟信号CLK和CLKN以及保持信号RET和RETN确定主锁存器何时被锁存。从锁存器被配置为接收主锁存器的输出、第二数据位D2、时钟信本文档来自技高网...

【技术保护点】
一种触发器电路，其包括：多路复用器，其被配置为接收第一数据位D1、扫描数据位SD、扫描使能控制信号SE以及该扫描使能控制信号SE的二进制逻辑互补信号SEN，其中所述扫描使能控制信号SE和SEN确定所述多路复用器的数据输出MXO是所述第一数据位D1的二进制互补值还是所述扫描数据位SD的二进制互补值；主锁存器，其被配置为接收所述多路复用器的数据输出MXO、时钟信号CLK、该时钟信号CLK的二进制逻辑互补信号CLKN、保持控制信号RET以及该保持控制信号RET的二进制逻辑互补信号RETN，其中信号CLK、CLKN、RET和RETN确定所述数据输出MXO的二进制逻辑值何时被呈现在所述主锁存器的输出ML...

【技术特征摘要】
2013.02.05 US 13/759,2491.一种触发器电路，其包括：多路复用器，其被配置为接收第一数据位D1、扫描数据位SD、扫描使能控制信号SE以及该扫描使能控制信号SE的二进制逻辑互补信号SEN，其中所述扫描使能控制信号SE和SEN确定所述多路复用器的数据输出MXO是所述第一数据位D1的二进制互补值还是所述扫描数据位SD的二进制互补值；主锁存器，其被配置为接收所述多路复用器的数据输出MXO、时钟信号CLK、该时钟信号CLK的二进制逻辑互补信号CLKN、保持控制信号RET以及该保持控制信号RET的二进制逻辑互补信号RETN，其中信号CLK、CLKN、RET和RETN确定所述数据输出MXO的二进制逻辑值何时被呈现在所述主锁存器的输出MLO上并且所述主锁存器的输出MLO何时被锁存在所述主锁存器中；传输门，其中当所述时钟信号CLK从低逻辑值转换到高逻辑值时，所述传输门将数据从所述主锁存器的输出MLO传输到所述传输门的输出；从锁存器，其被配置为接收所述传输门的输出、第二数据位D2、所述时钟信号CLK、该时钟信号CLK的二进制逻辑互补信号CLKN、所述保持控制信号RET、该保持控制信号RET的二进制逻辑互补信号RETN、从控制信号SS以及该从控制信号SS的二进制逻辑互补信号SSN，其中信号CLK、CLKN、RET、RETN、SS和SSN确定是所述传输门的输出还是所述第二数据位D2被锁存在所述从锁存器中；其中所述传输门的输出是QN。2.如权利要求1所述的触发器电路，进一步包括第一反相器，其中所述第一反相器接收来自所述从锁存器的输出QN，并且所述第一反相器输出所述从锁存器的输出的二进制逻辑互补值Q。3.如权利要求1所述的触发器电路，进一步包括缓冲器，其中所述缓冲器接收所述输出QN，并且所述缓冲器输出QN的相同逻辑值。4.如权利要求1所述的触发器电路，其中所述多路复用器和所述主锁存器从第一电源VDD1接收电力；其中所述从锁存器从第二电源VDD2接收电力。5.如权利要求4所述的触发器电路，其中在保持操作模式期间，所述第一电源VDD1被关闭并且所述第二电源VDD2被开启，其中电力仅被提供到所述从锁存器。6.如权利要求1所述的触发器电路，其中信号SS、SSN、RET和RETN是在所述触发器的外部被控制的，以防止所述传输门的输出和所述第二数据位D2之间的数据竞争。7.如权利要求1所述的触发器电路，其中所述主锁存器包括：第一钟控反相器，所述第一钟控反相器具有数据输入、两个控制输入以及数据输出，其中所述数据输入电连接至所述数据输出MXO，第一控制输入电连接至CLK，并且第二控制输入连接至CLKN；三态反相器，所述三态反相器具有数据输入、两个控制输入以及数据输出，其中所述数据输入电连接至所述第一钟控反相器的数据输出，第一控制输入电连接至RET，并且第二控制输入连接至RETN；第二钟控反相器，所述第二钟控反相器具有数据输入、两个控制输入以及数据输出，其中所述数据输入电连接至所述三态反相器的数据输出，第一控制输入电连接至CLK，并且第二控制输入连接至CLKN，并且所述第二钟控反相器的输出电连接至所述第一钟控反相器的输出和三态反相器的输入。8.如权利要求1所述的触发器电路，其中所述传输门包括：NMOS晶体管，其具有栅极、漏极和源极，其中所述NMOS晶体管的栅极电连接至CLK；PMOS晶体管，其具有栅极、漏极和源极，其中所述PMOS晶体管的栅极电连接至CLKN，所述NMOS和PMOS晶体管的漏极电连接，并且所述NMOS和PMOS晶体管的源极电连接。9.如权利要求1所述的触发器电路，其中所述从锁存器包括：第一三态反相器，所述第一三态反相器具有数据输入、两个控制输入以及数据输出，其中所述数据输入电连接至所述传输门的输出，第一控制输入电连接至SS，并且第二控制输入连接至SSN；第二三态反相器，所述第二三态反相器具有数据输入、两个控制输入以及数据输出，其中所述数据输入电连接至所述第二数据位D2，第一控制输入电连接至SS，并且第二控制输入连接至SSN，并且所述第一和第二三态反相器的输出彼此电连接；钟控反相器，所述钟控反相器具有数据输入、四个控制输入以及数据输出，其中所述数据输入电连接至所述第一和第二三态反相器的数据输出，第一控制输入电连接至CLK，第二控制输入连接至CLKN，第三控制输入电连接至RET，第四控制输入电连接至RETN，并且所述钟控反相器的输出电连接至所述第一三态反相器的输入。10.如权利要求1所述的触发器电路，进一步包括第二反相器，其中所述第二反相器接收所述时钟信号CLK，并且所述第二反相器输出该时钟信号CLK的二进制逻辑互补信号CLKN。11.如权利要求1所述的触发器电路，进一步包括第三反相器，其中所述第三反相器接收所述保持控制信号RET，并且所述第三反相器输出该保持控制信号RET的二进制逻辑互补信号RETN。12.如权利要求1所述的触发器电路，进一步包括第四反相器，其中所述第四反相器接收所述从控制信号SS，并且所述第四反相器输出该从控制信号SS的二进制逻辑互补信号SSN。13.如权利要求1所述的触发器电路，进一步包括第五反相器，其中所述第五反相器接收所述扫描使能控制信号SE，并且所述第五反相器输出该扫描使能控制信号SE的二进制逻辑互补信号SEN。14.一种触发器电路，其包括：第一反相器，其被配置为接收数据位D1并且输出该数据位D1的二进制逻辑互补值D1N；主锁存器，其被配置为接收所述二进制逻辑互补值D1N、时钟信号CLK、该时钟信号CLK的二进制逻辑互补信号CLKN、保持控制信号RET以及该保持控制信号RET的二进制逻辑互补信号RETN，其中信号CLK、CLKN、RET和RETN确定所述数据位D1的二进制逻辑值何时被呈现在所述主锁存器的输出MLO上并且所述主锁存器的输出MLO何时被锁存在所述主锁存器中；传输门，其中当所述时钟信号CLK从低逻辑值转换到逻辑高值时，所述传输门将数据从所述主锁存器的输出MLO传输到所述传输门的输出；从锁存器，其被配置为接收所述传输门的输出、第二数据位D2、所述时钟信号CLK、该时钟信号CLK的二进制逻辑互补信号CLKN、所述保持控制信号RET、该保持控制信号RET的二进制逻辑互补信号RETN、从...

【专利技术属性】
技术研发人员：S·巴特林，S·康纳，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：美国,US