一种D触发器制造技术

本发明专利技术提供一种D触发器，所述D触发器包括：组合逻辑结构，用于实现当数据信号和输出信号的电位相同时，内部时钟信号保持高电位不变，内部时钟信号的反相信号保持低电位不变，当数据信号和输出信号的电位不同时，内部时钟信号跟随外部时钟信号变化；内部时钟控制结构，与所述组合逻辑结构连接，用于传输数据信号及数据信号的反相信号；差分结构，与所述内部时钟控制结构连接，用于补偿由NMOS管传输高电平造成的阈值损失；锁存结构，与所述内部时钟控制结构连接，用于缓存输出信号及输出信号的反相信号；输出结构，与所述锁存结构连接，用于输出所述输出信号。通过本发明专利技术提供的一种D触发器，解决了现有D触发器时钟信号功耗过大的问题。

【技术实现步骤摘要】
一种D触发器
本专利技术涉及电路设计领域，特别是涉及一种D触发器。
技术介绍
在现代超大规模集成电路(VLSI:VeryLargeScaleIntegration)设计中，提高芯片的工作速度、降低芯片的功耗和节省硅片的面积越来越重要。在数字电路系统中，触发器是极其重要的部分。触发器影响着整个系统的性能，如面积、功耗、速度等。在当前物联网发展的时代，对于功耗的要求越来越高。由于时钟信号的功耗占整个芯片功耗的很大一部分，所以如何降低时钟信号的功耗显得至关重要。图1为目前最常用的D触发器结构，包括两个反相器和两个结构相同的触发单元，即第一级触发单元和第二级触发单元，具体为第一反相器I1的输入端接数据信号，第一反相器I1的输出端接第一级触发单元的输入，第一级触发单元的输出接第二级触发单元的输入，第二级触发单元的输出接第六反相器I6的输入，第六反相器I6的输出作为输出信号；其中，第一级触发单元包括第一传输门T1，与第一传输门T1分别连接的反馈电路和第二反相器I2，所述反馈电路包括第二传输门T2及与第二传输门T2连接的第三反相器I3；第二级触发单元电路与第一级触发单元电路相同，只是两个触发单元传输门的时钟控制信号反相，即分别为外部时钟信号CLK及其反相信号CLKB。由图1可知，无论数据信号变不变化，这两个时钟信号一直在翻转，由此带来时钟信号的功耗过大的问题。鉴于此，有必要设计一种新的D触发器来解决上述问题。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种D触发器，解决了现有技术中因时钟信号一直翻转所带来的功耗过大的问题。为实现上述目的及其他相关目的，本专利技术提供一种D触发器，所述D触发器包括：组合逻辑结构，用于实现当数据信号和输出信号的电位相同时，内部时钟信号保持高电位不变，内部时钟信号的反相信号保持低电位不变，当数据信号和输出信号的电位不同时，内部时钟信号跟随外部时钟信号变化；内部时钟控制结构，与所述组合逻辑结构连接，用于传输数据信号及数据信号的反相信号；差分结构，与所述内部时钟控制结构连接，用于补偿由NMOS管传输高电平造成的阈值损失；锁存结构，与所述内部时钟控制结构连接，用于缓存输出信号及输出信号的反相信号；输出结构，与所述锁存结构连接，用于输出所述输出信号。优选地，所述组合逻辑结构包括与外部时钟信号分别连接的NMOS管结构及PMOS管结构，分别与NMOS管结构及PMOS管结构连接的第一反相器，与所述第一反相器连接的第二反相器。优选地，所述NMOS管结构包括与外部时钟信号连接的第十五NMOS管的栅极，第十五NMOS管的第一电极接地，第十五NMOS管的第二电极分别与第十一、第十二NMOS管的第二电极及第一反相器的输入端连接，第十一NMOS管的栅极接数据信号，第十一NMOS管的第一电极接第十三NMOS管的第二电极，第十三NMOS管的栅极接输出信号，第十三NMOS管的第一电极接地，第十二NMOS管的栅极接数据信号的反相信号，第十二NMOS管的第一电极接第十四NMOS管的第二电极，第十四NMOS管的栅极接输出信号的反相信号，第十四NMOS管的第一电极接地。优选地，所述PMOS管结构包括与外部时钟信号连接的第十六PMOS管的栅极，第十六PMOS管的第一电极接输入电压，第十六PMOS管的第二电极分别与第七、第八PMOS管的第一电极连接，第七PMOS管的栅极接数据信号，第七PMOS管的第二电极分别与第八PMOS管的第二电极及第九PMOS管的第一电极连接，第八PMOS管的栅极接输出信号，第八PMOS管的第二电极接第十PMOS管的第一电极，第九PMOS管的栅极接数据信号的反相信号，第九PMOS管的第二电极分别与第十PMOS管的第二电极及第一反相器的输入端连接，第十PMOS管的栅极接输出信号的反相信号。优选地，所述内部时钟控制结构包括第三反相器及与其连接的两路结构相同的串联NMOS管，具体包括与第三反相器的输入端连接的第五NMOS管的第一电极，与第三反相器的输出端连接的第六NMOS管的第一电极，第五NMOS管的栅极接第六NMOS管的栅极并与内部时钟信号的反相信号连接，第五NMOS管的第二电极接第三NMOS管的第一电极，第三NMOS管的栅极与第四NMOS管的栅极及内部时钟信号连接，第四NMOS管的第一电极接第六NMOS管的第二电极，第三、第四NMOS管的第二电极与差分结构连接，同时第四NMOS管的第二电极与所述锁存结构连接。优选地，所述差分结构包括第一PMOS管及第二PMOS管，所述第一、第二PMOS管的第一电极接输入电压，第一PMOS管的第二电极接内部时钟控制结构第三NMOS管的第二电极，第一PMOS管的栅极接内部时钟控制结构第四NMOS管的第二电极，第二PMOS管的第二电极接内部时钟控制结构第四NMOS管的第二电极，第二PMOS管的栅极接内部时钟控制结构第三NMOS管的第二电极。优选地，所述锁存结构包括第四、第五反相器，所述第五反相器的输出端接第四反相器的输入端，第四反相器的输出端与第五反相器的输入端、及内部时钟控制结构中第四NMOS管的第二电极连接。优选地，所述输出结构包括第六反相器，所述第六反相器的输入端与所述锁存结构的输入端连接。优选地，所述内部时钟信号的反相信号相对于内部时钟信号存在传输延迟。优选地，所述第一电极为源极、第二电极为漏极，或所述第一电极为漏极、第二电极为源极。如上所述，本专利技术的一种D触发器，具有以下有益效果：1、本专利技术所述的D触发器通过组合逻辑结构，根据数据信号和输出信号的差异控制内部时钟信号的翻转，实现当数据信号和输出信号的电位相同时，内部时钟信号保持高电位不变，内部时钟信号的反相信号保持低电位不变，当数据信号和输出信号的电位不同时，内部时钟信号跟随外部时钟信号变化；2、本专利技术所述的D触发器通过内部时钟控制结构和锁存结构，利用内部时钟信号和经过反相器延时之后的内部时钟信号的反相信号控制串联NMOS管开启与关断，实现脉冲式信号锁存数据；3、本专利技术所述的D触发器通过内部时钟控制结构和差分结构，解决了因为NMOS管传输高电平引入的阈值损失问题。附图说明图1显示为现有技术中常用的D触发器。图2显示为本专利技术所述D触发器组合逻辑结构的电路图。图3显示为本专利技术所述D触发器内部时钟控制结构、差分结构、锁存结构、及输出结构部分的电路图。图4显示为本专利技术所述D触发器在28nm节点下的HSPICE仿真波形图。元件标号说明T1～T4第一～第四传输门I1～I7第一～第七反相器M1、M2第一、第二PMOS管M3～M6第三～第六NMOS管M7～M10第七～第十PMOS管M11～M15第十一～第十五NMOS管M16第十六PMOS管CK外部时钟信号D数据信号dn数据信号的反相信号c内部时钟信号cn内部时钟信号的反相信号Q、pq输出信号pqn输出信号的反相信号具体实施方式以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。请参阅图2至图4。需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，本文档来自技高网...

【技术保护点】
一种D触发器，其特征在于，所述D触发器包括：组合逻辑结构，用于实现当数据信号和输出信号的电位相同时，内部时钟信号保持高电位不变，内部时钟信号的反相信号保持低电位不变，当数据信号和输出信号的电位不同时，内部时钟信号跟随外部时钟信号变化；内部时钟控制结构，与所述组合逻辑结构连接，用于传输数据信号及数据信号的反相信号；差分结构，与所述内部时钟控制结构连接，用于补偿由NMOS管传输高电平造成的阈值损失；锁存结构，与所述内部时钟控制结构连接，用于缓存输出信号及输出信号的反相信号；输出结构，与所述锁存结构连接，用于输出所述输出信号。

【技术特征摘要】
1.一种D触发器，其特征在于，所述D触发器包括：组合逻辑结构，用于实现当数据信号和输出信号的电位相同时，内部时钟信号保持高电位不变，内部时钟信号的反相信号保持低电位不变，当数据信号和输出信号的电位不同时，内部时钟信号跟随外部时钟信号变化；内部时钟控制结构，与所述组合逻辑结构连接，用于传输数据信号及数据信号的反相信号；差分结构，与所述内部时钟控制结构连接，用于补偿由NMOS管传输高电平造成的阈值损失；锁存结构，与所述内部时钟控制结构连接，用于缓存输出信号及输出信号的反相信号；输出结构，与所述锁存结构连接，用于输出所述输出信号。2.根据权利要求1所述的D触发器，其特征在于，所述组合逻辑结构包括与外部时钟信号分别连接的NMOS管结构及PMOS管结构，分别与NMOS管结构及PMOS管结构连接的第一反相器，与所述第一反相器连接的第二反相器。3.根据权利要求2所述的D触发器，其特征在于，所述NMOS管结构包括与外部时钟信号连接的第十五NMOS管的栅极，第十五NMOS管的第一电极接地，第十五NMOS管的第二电极分别与第十一、第十二NMOS管的第二电极及第一反相器的输入端连接，第十一NMOS管的栅极接数据信号，第十一NMOS管的第一电极接第十三NMOS管的第二电极，第十三NMOS管的栅极接输出信号，第十三NMOS管的第一电极接地，第十二NMOS管的栅极接数据信号的反相信号，第十二NMOS管的第一电极接第十四NMOS管的第二电极，第十四NMOS管的栅极接输出信号的反相信号，第十四NMOS管的第一电极接地。4.根据权利要求2所述的D触发器，其特征在于，所述PMOS管结构包括与外部时钟信号连接的第十六PMOS管的栅极，第十六PMOS管的第一电极接输入电压，第十六PMOS管的第二电极分别与第七、第八PMOS管的第一电极连接，第七PMOS管的栅极接数据信号，第七PMOS管的第二电极分别与第八PMOS管的第二电极及第九PMOS管的第一电极连接，第八PMOS管的栅极接输出信号，第八PMOS管的第二电极接第十PMOS管的第...

【专利技术属性】
技术研发人员：侯开华，陈志强，鱼江华，陈乃霞，张凤娟，
申请(专利权)人：中芯国际集成电路制造北京有限公司，中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：北京,11