用于多阈值PMOS晶体管的嵌入式SiGe工艺制造技术
【技术实现步骤摘要】
【国外来华专利技术】用于多阈值PMOS晶体管的嵌入式SiGe工艺
本专利技术总体涉及集成电路，并且更特别地涉及具有硅锗源极和漏极扩散的PMOS晶体管。
技术介绍
嵌入SiGe源极/漏极区的技术已经被用于CMOS器件以增加PMOS器件沟道区中的压应力，从而通过提高空穴迁移率来提高器件性能。在这样的工艺流程中，在形成栅极叠层和源极/漏极延伸区之后，在PMOS器件的源极/漏极区中形成空腔。通常通过多步干法刻蚀工艺以及随后的湿法刻蚀工艺来完成空腔形成。第一干法刻蚀步骤是第一各向异性干法刻蚀，该步骤被用于蚀穿所沉积的硬掩模层(例如，氮化硅)以开始在衬底(例如，硅)中刻蚀空腔，接着进行扩大空腔的各向同性干法横向刻蚀(干法横向刻蚀)(包括横向朝向PMOS晶体管沟道扩大空腔)，接着进行第二各向异性干法刻蚀以限定空腔的底壁。一般先进行多步干法刻蚀，接着进行湿法结晶刻蚀，这样形成“菱形的”空腔。用于结晶刻蚀的湿法刻蚀剂对衬底材料有晶向选择性，例如包含四甲基氢氧化铵(TMAH)的刻蚀剂，该刻蚀剂被用于从由多步干法刻蚀处理提供的U形凹槽开始刻蚀衬底。在湿法结晶刻蚀工艺中，<111>...
【技术保护点】
一种集成电路，其包括：第一PMOS晶体管，其具有源极和漏极延伸区并具有袋区，所述第一PMOS晶体管包含具有第一SiGe空腔至栅极距离的SiGe源极和漏极；以及第二PMOS晶体管，其不具有源极和漏极延伸区且不具有袋区，所述第二PMOS晶体管包含具有第二SiGe空腔至栅极距离的SiGe源极和漏极；其中所述第二SiGe空腔至栅极距离小于所述第一SiGe空腔至栅极距离，并且其中所述第二PMOS晶体管的导通电压低于所述第一PMOS晶体管的导通电压。
【技术特征摘要】
【国外来华专利技术】2015.09.03 US 14/845,1121.一种集成电路，其包括：第一PMOS晶体管，其具有源极和漏极延伸区并具有袋区，所述第一PMOS晶体管包含具有第一SiGe空腔至栅极距离的SiGe源极和漏极；以及第二PMOS晶体管，其不具有源极和漏极延伸区且不具有袋区，所述第二PMOS晶体管包含具有第二SiGe空腔至栅极距离的SiGe源极和漏极；其中所述第二SiGe空腔至栅极距离小于所述第一SiGe空腔至栅极距离，并且其中所述第二PMOS晶体管的导通电压低于所述第一PMOS晶体管的导通电压。2.根据权利要求1所述的集成电路，其中所述第二PMOS晶体管的导通电压比所述第一PMOS晶体管的导通电压低至少50mV。3.根据权利要求1所述的集成电路，其中所述第二PMOS晶体管的导通电压比所述第一PMOS晶体管的导通电压低大约200mV。4.根据权利要求1所述的集成电路，其中所述第一SiGe空腔至栅极距离是所述第二SiGe空腔至栅极距离的大约三倍。5.根据权利要求1所述的集成电路，进一步包括在所述第一PMOS晶体管的栅极上的SiGe隔离物侧壁和在所述第二PMOS晶体管的栅极上的SiGe隔离物侧壁，其中所述SiGe隔离物侧壁是大约20nm，并且其中所述第一SiGe空腔至栅极距离是大约15nm，并且其中所述第二SiGe空腔至栅极距离是大约5nm。6.一种形成集成电路的工艺，其包括：形成第一PMOS晶体管的第一PMOS晶体管栅极，所述第一PMOS晶体管具有与所述第一PMOS晶体管栅极自对准的源极和漏极延伸区注入物和袋区注入物；形成第二PMOS晶体管栅极，而不具有源极和漏极延伸区注入物且不具有袋区注入物；在所述第一PMOS晶体管栅极和所述第二PMOS晶体管栅极上形成SiGe隔离物侧壁；在所述第一PMOS晶体管的源极和漏极区中干法刻蚀与所述SiGe隔离物侧壁自对准的第一U形空腔，并且在所述第二PMOS晶体管的源极和漏极区中干法刻蚀与所述SiGe隔离物侧壁自对准的第二U形空腔；以及使用湿法结晶刻蚀将所述第一U形空腔和所述第二U形空腔分别转换为第一菱形空腔和第二菱形空腔，其中从所述第一菱形空腔到所述第一PMOS晶体管的栅极的距离大于从所述第二菱形空腔到所述第二PMOS晶体管的栅极的距离；其中所述第一PMOS晶体管的导通电压比所述第二PMOS晶体管的导通电压高至少50mV。7.根据权利要求6所述的工艺，其中所述第一PMOS晶体管的导通电压比所述第二PMOS晶体管的导通电压高大约200mV。8.根据权利要求6所述的工艺，其中所述SiGe隔离物侧壁是大约20nm。9.根据...
【专利技术属性】
技术研发人员：Y·崔，D·J·瑞里，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：美国,US
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