触发器制造技术

本发明专利技术提供一种触发器，所述触发器包括脉冲信号发生器和条件放电触发器，所述脉冲信号发生器用于在时钟信号的上升沿和下降沿产生脉冲信号，所述条件放电触发器用于基于所述脉冲信号发生器所产生的脉冲信号对输入信号进行采样并锁存。本发明专利技术所提供的触发器为利用条件放电技术的脉冲式双边沿触发器，在时钟信号的上升沿和下降沿均能对输入信号进行采样并锁存，能够实现高速、低功耗的触发器。

【技术实现步骤摘要】
触发器
本专利技术涉及半导体
，具体而言涉及一种触发器。
技术介绍
在实际的数字系统中，往往包含大量的存储单元，而且经常要求这些存储单元在同一时刻同步动作。为达到这个目的，在每个存储单元电路上引入一个时钟脉冲作为控制信号，只有当时钟脉冲到来时电路才被“触发”而动作，并根据输入信号改变输出状态，这种在时钟信号触发时才能动作的存储单元电路称为触发器。作为同步系统中的时序模块，触发器的性能和功耗对整个系统有重要的影响。高速、低功耗的触发器是现在的研究热点。传统传输门触发器具有良好的稳定性和抗噪声性能，但其速度较慢，无法满足高速应用的需求。
技术实现思路
针对现有技术的不足，本专利技术提供一种触发器，所述触发器包括脉冲信号发生器和条件放电触发器，所述脉冲信号发生器用于在时钟信号的上升沿和下降沿产生脉冲信号，所述条件放电触发器用于基于所述脉冲信号发生器所产生的脉冲信号对输入信号进行采样并锁存。在本专利技术的一个实施例中，所述脉冲信号发生器包括一个反相器和一个异或非门，所述反相器用于产生所述时钟信号的相反信号，所述异或非门基于所述时钟信号和所述时钟信号的相反信号产生所述脉冲信号。在本专利技术的一个实施例中，所述异或非门包括两个PMOS晶体管、两个NMOS晶体管以及一个反相器。在本专利技术的一个实施例中，所述反相器包括一个PMOS晶体管、一个NMOS晶体管以及一个电阻，所述电阻的阻值能够调节以根据需要调节所述反相器的延迟。在本专利技术的一个实施例中，所述电阻由NMOS晶体管实现，其栅极直接连接高电平，阻值通过调节其沟道长度来调节。在本专利技术的一个实施例中，所述条件放电触发器包括三个PMOS晶体管、五个NMOS晶体管以及三个反相器。在本专利技术的一个实施例中，所述条件放电触发器通过一条支路对所述输入信号进行采样。在本专利技术的一个实施例中，所述条件放电触发器仅输入所述输入信号，而无需输入所述输入信号的相反信号。在本专利技术的一个实施例中，所述条件放电触发器在采样支路上引入其输出信号进行控制。在本专利技术的一个实施例中，所述条件放电触发器在所述脉冲信号为高电平时工作。本专利技术所提供的触发器为利用条件放电技术的脉冲式双边沿触发器，在时钟信号的上升沿和下降沿均能对输入信号进行采样并锁存，能够实现高速、低功耗的触发器。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中：图1示出现有的触发器的示例性结构示意图；图2示出根据本专利技术实施例的触发器的示例性结构框图；图2A示出根据本专利技术实施例的触发器所包括的脉冲信号发生器的示例性结构示意图；图2B示出图2A中所示出的脉冲信号发生器所包括的反相器的示例性结构示意图；图2C示出根据本专利技术实施例的触发器所包括的条件放电触发器的示例性结构示意图；图2D示出根据本专利技术实施例的触发器所包括的另一脉冲信号发生器的示例性结构示意图；以及图2E示出根据本专利技术实施例的触发器所包括的另一条件放电触发器的示例性结构示意图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在此使用的术语的目的仅在于描述具体实施例并且不作为本专利技术的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。为了彻底理解本专利技术，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本专利技术提出的技术方案。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。作为同步系统中的时序模块，触发器的性能和功耗对整个系统有重要的影响。高速、低功耗的触发器是现在的研究热点。传统传输门触发器具有良好的稳定性和抗噪声性能，但其速度较慢，无法满足高速应用的需求。图1示出现有的触发器的示例性结构示意图。如图1所示，该触发器为双边沿触发器，其是由两个单边沿主从型触发器并联组成的。当时钟信号为低电平时，上升沿触发器的主锁存器对输入信号进行采样，从锁存器处于锁存状态；同时下降沿触发器的主锁存器处于锁存状态，从锁存器对输入信号进行求值，完成输入到输出的传输。当时钟信号为高电平时，上升沿触发器的主锁存器处于锁存状态，从锁存器对输入信号进行求值，完成输入到输出的传输；下降沿触发器的主锁存器对输入信号进行采样，从锁存器处于锁存状态。从而获得一个在时钟上升沿和下降沿都进行触发运算的双边沿触发器。这种简单的并联电路结构复杂，晶体管数目较多，如图1所示，共用10个传输门、9个反相器，晶体管的数目达到38个，因此对应的电路面积很大，同时功耗也较大，这种并联的电路方法无法满足高速应用的需求，也无法实现低功耗性能。针对现有技术的不足，本专利技术提供了一种触发器，图2示出根据本专利技术实施例的触发器200的示例性结构框图。如图2所示，触发器200包括脉冲信号发生器201和条件放电触发器202。其中，脉冲信号发生器201用于在时钟信号的上升沿和下降沿产生脉冲信号。条件放电触发器202用于基于脉冲信号发生器201所产生的脉冲信号对输入信号进行采样并锁存。本专利技术所提供的触发器200为利用条件放电技术的脉冲式双边沿触发器，在时钟信号的上升沿和下降沿均能对输入信号进行采样并锁存，能够实现高速、低功耗的触发器。下面参考图2A-图2E根据具体示例描述根据本专利技术实施例的触发器。图2A示出根据本专利技术实施例的触发器200所包括的脉冲信号发生器201的示例性结构示意图。如图2A所示，脉冲信号发生器201包括一个反相器I1和一个异或非门XNOR。其中，反相器I1用于产生时钟信号CLK的相反信号CLKB。异或非门XNOR基于时钟信号CLK和时钟信号CLK的相反信号CLKB产生脉冲信号PULSE。在一个示例中，异或非门XNOR包括两个PMOS晶体管、两个NMOS晶体管以及一个反相器。例如如图2A所示，异或非门XNOR包括PMOS晶体管P1和P2、NMOS晶体管N1和N2、以及反相器I4。如图2A所示，时钟信号CLK经过反相器I1产生相反的信号CLKB，异或非门XNOR的输入信号是CLK和CLKB，其输出信号是脉冲信号PULSE。当CLK为低电平时，CLKB为高电平，P1管导通，输出的PULSE为低电平；当CLK的上升沿到来时，由于反相器I1的延迟作用，CLKB此时保持高电平，P1和P2截止，N1和N2导通，输出的PULSE为窄脉冲高电平；当CLK为高电平时，CLKB为低电平，此时P2管导通，输出的PULSE为低电平；当CLK的下降沿到来时，由于反相器I1的延迟作用，CLKB保持低电平本文档来自技高网...

【技术保护点】
一种触发器，其特征在于，所述触发器包括脉冲信号发生器和条件放电触发器，所述脉冲信号发生器用于在时钟信号的上升沿和下降沿产生脉冲信号，所述条件放电触发器用于基于所述脉冲信号发生器所产生的脉冲信号对输入信号进行采样并锁存。

【技术特征摘要】
1.一种触发器，其特征在于，所述触发器包括脉冲信号发生器和条件放电触发器，所述脉冲信号发生器用于在时钟信号的上升沿和下降沿产生脉冲信号，所述条件放电触发器用于基于所述脉冲信号发生器所产生的脉冲信号对输入信号进行采样并锁存。2.根据权利要求1所述的触发器，其特征在于，所述脉冲信号发生器包括一个反相器和一个异或非门，所述反相器用于产生所述时钟信号的相反信号，所述异或非门基于所述时钟信号和所述时钟信号的相反信号产生所述脉冲信号。3.根据权利要求2所述的触发器，其特征在于，所述异或非门包括两个PMOS晶体管、两个NMOS晶体管以及一个反相器。4.根据权利要求2所述的触发器，其特征在于，所述反相器包括一个PMOS晶体管、一个NMOS晶体管以及一个电阻，所述电阻的阻值能够调节以根据需要调节所述反...

【专利技术属性】
技术研发人员：薛盘斗，冯光涛，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31