现场可编程门阵列芯片中DSP单元的测试系统技术方案

一种现场可编程门阵列芯片中DSP单元的测试系统。所述系统包括：时钟管理器、第一存储器、待测DSP单元、第二存储器、第三存储器以及测试单元，向所述第二存储器写入数据的时钟频率与所述第一存储器及待测DSP单元的工作频率相同，从所述第二存储器中读取数据的时钟频率与所述第三存储器以及测试单元的工作频率相同；其中：所述时钟管理器，适于提供第一时钟频率以及第二时钟频率，所述第一时钟频率大于所述第二时钟频率；所述待测DSP单元，适于以所述第一时钟频率，从所述第一存储器中获取所述激励数据，并对所述激励数据执行预设的运算操作，以及将运算结果数据输出至所述第二存储器。应用上述系统，可以提高高频下测试DSP单元功能的准确性。

【技术实现步骤摘要】
现场可编程门阵列芯片中DSP单元的测试系统
本专利技术涉及测试
，具体涉及一种现场可编程门阵列芯片中DSP单元的测试系统。
技术介绍
现场可编程门阵列(Field－ProgrammableGateArray，FPGA)，是在可编程逻辑阵列(ProgrammableLogicArray，PAL)和通用逻辑阵列(GenericlogicArray，GAL)等可编程器件的基础上进一步发展而来的。FPGA作为专用集成电路(ASIC)领域中的一种半定制电路，既解决了定制电路的不足，又克服了原有可编程器件门电路数量有限的缺点。近年来，FPGA芯片被广泛应用到各个领域中。随着FPGA芯片的尺寸及复杂度的增加，在设计阶段，对各个逻辑单元的功能进行验证，成为FPGA芯片设计的关键。数字信号处理(Digitalsignalprocessing，DSP)单元作为FPGA芯片中的一个基本逻辑单元，主要用于实现数字信号的乘加运算。在实际应用中，通过向DSP单元输入相应的激励数据，并获取DSP单元的输出数据，将该输出数据与相应的期望数据进行比较，可以测试FPGA芯片中DSP单元的功能是否正常。然而，采用上述测试方法通常在DSP时钟频率较低的情况下测试DSP单元的功能，在DSP时钟频率较高的情况下测试DSP单元的功能时，可能出现DSP单元功能正常，但测试结果显示功能异常的情况，准确性较差。
技术实现思路
本专利技术解决的技术问题是如何提高高频下测试DSP单元功能的准确性。为解决上述技术问题，本专利技术实施例提供一种现场可编程门阵列芯片中DSP单元的测试系统，所述系统包括：时钟管理器、第一存储器、待测DSP单元、第二存储器、第三存储器以及测试单元，向所述第二存储器写入数据的时钟频率与所述第一存储器及待测DSP单元的工作频率相同，从所述第二存储器中读取数据的时钟频率与所述第三存储器以及测试单元的工作频率相同；其中：所述时钟管理器，适于提供第一时钟频率以及第二时钟频率，所述第一时钟频率大于所述第二时钟频率；所述第一存储器，适于存储激励数据；所述待测DSP单元，适于在第一控制信号的控制下，以所述第一时钟频率，从所述第一存储器中获取所述激励数据，并对所述激励数据执行预设的运算操作，以及将运算结果数据输出至所述第二存储器；所述第二存储器，适于用于存储所述待测DSP单元的运算结果数据；所述第三存储器，适于存储与所述激励数据对应的期望数据；所述测试单元，适于在第二控制信号的控制下，以所述第二时钟频率，从所述第二存储器中获取运算结果数据，以及从所述第三存储器中获取期望数据，并将所述运算结果数据与期望数据进行比较，输出测试结果。可选地，所述待测DSP单元的数量为一个。可选地，所述测试单元包括：所述现场可编程门阵列芯片中的数据采集单元以及chipscope工具。可选地，所述待测DSP单元的数量为两个以上。可选地，所述测试单元包括：所述现场可编程门阵列芯片中的数据比较单元。可选地，所述第一存储数据存储多个激励数据；所述待测DSP单元适于在第一控制信号的控制下，以所述第一时钟频率，从所述第一存储器中获取所述多个激励数据，并对所述多个激励数据执行预设的运算操作，以及将运算结果数据输出至所述第二存储器。可选地，所述时钟管理器为所述现场可编程门阵列芯片中的时钟管理单元。可选地，所述第一存储器及第三存储器为所述现场可编程门阵列芯片中的ROM，所述第二存储器为所述现场可编程门阵列芯片中的RAM。可选地，所述第一控制信号与所述第二控制信号相同。可选地，所述第一时钟频率为第二时钟频率的N倍，N≥2。可选地，所述第一存储器中存储的激励数据是通过伪随机数发生器获得的。相对于现有技术，本专利技术实施例的优点在于：采用上述方案，将所述第一时钟频率作为待测DSP单元及向所述第二存储器写入数据的工作频率，将所述第二时钟频率作为测试单元及从所述第二存储器中读取数据的工作频率，由于所述时钟管理器所提供的第一时钟频率大于第二时钟频率，因此，通过合理设置所述第一时钟频率及第二时钟频率，由所述第二存储器将数据处理的频率由第一时钟频率降至第二时钟频率，使得测试单元可以更好地对高频下的待测DSP单元的输出的运算结果数据进行比较，也就可以使得所述测试单元能够准确地对高频下的DSP单元进行功能测试。附图说明图1是现有技术中一种现场可编程门阵列芯片中DSP单元的测试系统的结构示意图；图2是本专利技术实施例中一种现场可编程门阵列芯片中DSP单元的测试系统的结构示意图；图3是本专利技术实施例中另一种现场可编程门阵列芯片中DSP单元的测试系统的结构示意图。具体实施方式图1为现有的FPGA芯片中DSP单元的测试系统示意图。如图1所示，FPGA芯片中的输入输出单元(IOB)111～11n通过FPGA芯片中的互联资源与待测DSP单元12连接。激励数据分别由IOB111～11n输入至待测DSP单元12，待测DSP单元12对激励数据执行相应的运算后，将运算结果数据通过IOB13输出。用户可以通过将所输出的运算结果数据与期望数据进行比较，判断待测DSP单元12的功能是否正常，即待测DSP单元12是否正常工作。在上述测试系统中，需要使用多个的IOB，每个IOB至待测DSP单元12之间通过不同的互联资源连接。由于不同的互联资源的延迟不同，导致不同的激励数据到达待测DSP单元12的时间不同。尤其在IOB距离待测DSP单元12较远时，数据延迟的情况尤为明显。当延时差大于待测DSP单元12的时钟周期时，就会出现测试结果错误的情况。因此，应用上述测试系统只能在较低时钟频率下对DSP单元进行测试。比如对于某些型号的FPGA芯片，采用现有方法仅能对DSP单元工作在200MHZ以下时的功能进行测试，而此时DSP单元工作频率最高可以达到400MHz。针对上述问题，本专利技术实施例提供了一种现场可编程门阵列中DSP单元的测试系统，在所述测试系统中，时钟管理器适于提供第一时钟频率及第二时钟频率，将所述第一时钟频率作为待测DSP单元及向所述第二存储器写入数据的工作频率，将所述第二时钟频率作为测试单元及从所述第二存储器中读取数据的工作频率，由于所述时钟管理器所提供的第一时钟频率大于第二时钟频率，因此，通过合理设置所述第一时钟频率及第二时钟频率，由所述第二存储器将数据处理的频率由第一时钟频率降至第二时钟频率，使得测试单元可以更好地对高频下的待测DSP单元的输出的运算结果数据进行比较，也就可以使得所述测试单元能够准确地对高频下的DSP单元进行功能测试。为使本专利技术的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本专利技术的具体实施例做详细地说明。参照图2，本专利技术实施例提供了一种现场可编程门阵列中DSP单元的测试系统。所述测试系统可以包括：时钟管理器21，第一存储器22、待测DSP单元23、第二存储器24、第三存储器25以及测试单元26。其中：向所述第二存储器24写入数据的时钟频率与所述第一存储器22及待测DSP单元23的工作频率相同，从所述第二存储器24中读取数据的时钟频率与所述第三存储器25以及测试单元26的工作频率相同。具体地：所述时钟管理器21，适于提供第一时钟频率f1，以及提供第二时钟频率f2，所述第一时钟频率f1大于所述第二时钟频率f2；所述第一存本文档来自技高网...

【技术保护点】
一种现场可编程门阵列芯片中DSP单元的测试系统，其特征在于，包括：时钟管理器、第一存储器、待测DSP单元、第二存储器、第三存储器以及测试单元，向所述第二存储器写入数据的时钟频率与所述第一存储器及待测DSP单元的工作频率相同，从所述第二存储器中读取数据的时钟频率与所述第三存储器以及测试单元的工作频率相同；其中：所述时钟管理器，适于提供第一时钟频率以及第二时钟频率，所述第一时钟频率大于所述第二时钟频率；所述第一存储器，适于存储激励数据；所述待测DSP单元，适于在第一控制信号的控制下，以所述第一时钟频率，从所述第一存储器中获取所述激励数据，并对所述激励数据执行预设的运算操作，以及将运算结果数据输出至所述第二存储器；所述第二存储器，适于用于存储所述待测DSP单元的运算结果数据；所述第三存储器，适于存储与所述激励数据对应的期望数据；所述测试单元，适于在第二控制信号的控制下，以所述第二时钟频率，从所述第二存储器中获取运算结果数据，以及从所述第三存储器中获取期望数据，并将所述运算结果数据与期望数据进行比较，输出测试结果。

【技术特征摘要】
1.一种现场可编程门阵列芯片中DSP单元的测试系统，其特征在于，包括：时钟管理器、第一存储器、待测DSP单元、第二存储器、第三存储器以及测试单元，向所述第二存储器写入数据的时钟频率与所述第一存储器及待测DSP单元的工作频率相同，从所述第二存储器中读取数据的时钟频率与所述第三存储器以及测试单元的工作频率相同；其中：所述时钟管理器，适于提供第一时钟频率以及第二时钟频率，所述第一时钟频率大于所述第二时钟频率；所述第一存储器，适于存储激励数据；所述待测DSP单元，适于在第一控制信号的控制下，以所述第一时钟频率，从所述第一存储器中获取所述激励数据，并对所述激励数据执行预设的运算操作，以及将运算结果数据输出至所述第二存储器；所述第二存储器，适于用于存储所述待测DSP单元的运算结果数据；所述第三存储器，适于存储与所述激励数据对应的期望数据；所述测试单元，适于在第二控制信号的控制下，以所述第二时钟频率，从所述第二存储器中获取运算结果数据，以及从所述第三存储器中获取期望数据，并将所述运算结果数据与期望数据进行比较，输出测试结果。2.如权利要求1所述的现场可编程门阵列芯片中DSP单元的测试系统，其特征在于，所述待测DSP单元的数量为一个。3.如权利要求2所述的现场可编程门阵列芯片中DSP单元的测试系统，其特征在于，所述测试单元包括：所述现场可编程门阵列芯片中的数据采集单元以及chipscope工具。4.如权利要求1所述的现场可编程门...

【专利技术属性】
技术研发人员：陈宁，俞军，沈磊，俞剑，张智，丰震昊，周慧，
申请(专利权)人：上海复旦微电子集团股份有限公司，
类型：发明
国别省市：上海,31