双沿触发环形缓冲器及通信系统技术方案
Double edge triggered ring buffer and communication system
【技术实现步骤摘要】
双沿触发环形缓冲器及通信系统
本专利技术涉及通信
，特别涉及一种双沿触发环形缓冲器及通信系统。
技术介绍
在两个系统进行通讯时，两个系统时钟可能不同步，因此在进行数据传输时，需要建议一个缓冲区，例如设置一环形缓冲器来协调两个系统时钟不同步时数据传输的进程。并且大多采用双沿触发缓冲器来在时钟的上升沿、下降沿都会进行一次数据传输，以在每一时钟周期内数据传输最大化。但是，在ASIC开发中，这种环形缓冲器由于需要对每一个来临数据与时钟沿的相对关系进行仔细的安排，出现寄存器建立时间和保持时间的违反，这样将导致数据传输的时序复杂，且容易出现同步问题。
技术实现思路
本专利技术的主要目的是提出一种双沿触发环形缓冲器及通信系统，旨在采用两步数据写入的方式，减少寄存器的数据传输的时序复杂度。为实现上述目的，本专利技术提出一种双沿触发环形缓冲器，所述环形缓冲器包括逻辑时钟生成模块及数据写入模块，所述逻辑时钟生成模块包括多个第一触发信号输入端、多个第二触发信号输入端及多个逻辑时钟信号输出端，所述逻辑时钟生成模块的多个所述第一触发信号输入端及多个所述第二触发信号输入端分别用于接入相应的...
【技术保护点】
一种双沿触发环形缓冲器，其特征在于，所述环形缓冲器包括逻辑时钟生成模块及数据写入模块，所述逻辑时钟生成模块包括多个第一触发信号输入端、多个第二触发信号输入端及多个逻辑时钟信号输出端，所述逻辑时钟生成模块的多个所述第一触发信号输入端及多个所述第二触发信号输入端分别用于接入相应的触发信号，所述逻辑时钟生成模块的多个逻辑时钟信号输出端分别与所述数据写入模块的多个逻辑时钟信号输入端一一对应连接；所述数据写入模块的多个输入端与外部系统连接；其中，所述逻辑时钟生成模块，用于在检测到多个所述第一触发信号输入端中对应的所述触发信号输入时，生成相应的第一逻辑时钟信号；或者多个所述第二触发信号...
【技术特征摘要】
1.一种双沿触发环形缓冲器，其特征在于，所述环形缓冲器包括逻辑时钟生成模块及数据写入模块，所述逻辑时钟生成模块包括多个第一触发信号输入端、多个第二触发信号输入端及多个逻辑时钟信号输出端，所述逻辑时钟生成模块的多个所述第一触发信号输入端及多个所述第二触发信号输入端分别用于接入相应的触发信号，所述逻辑时钟生成模块的多个逻辑时钟信号输出端分别与所述数据写入模块的多个逻辑时钟信号输入端一一对应连接；所述数据写入模块的多个输入端与外部系统连接；其中，所述逻辑时钟生成模块，用于在检测到多个所述第一触发信号输入端中对应的所述触发信号输入时，生成相应的第一逻辑时钟信号；或者多个所述第二触发信号输入端中对应的所述触发信号输入时，生成相应的第二逻辑时钟信号；所述数据写入模块，用于根据所述第一逻辑时钟信号或所述第二逻辑时钟信号，从多个所述对应的输入端写入所述外部系统输出的数据。2.如权利要求1所述的双沿触发环形缓冲器，其特征在于，所述逻辑时钟生成模块包括产生所述第一逻辑时钟信号的第一逻辑时钟生成单元及产生所述第二逻辑时钟信号第二逻辑时钟生成单元，所述第一逻辑时钟生成单元的多个信号输入端为所述逻辑时钟生成模块的第一触发信号输入端，所述第二逻辑时钟生成单元的多个信号输入端为所述逻辑时钟生成模块的第二触发信号输入端，所述第一逻辑时钟生成单元的多个输出端及所述第二逻辑时钟生成单元与所述数据写入模块的多个逻辑时钟信号输入端一一对应连接。3.如权利要求2所述的双沿触发环形缓冲器，其特征在于，所述第一逻辑时钟生成单元包括多个第一逻辑时钟生成子单元，多个所述第一逻辑时钟生成子单元串联设置，多个所述第一逻辑时钟生成子单元的多个触发端用于输入复位信号、聆听信号及第一选通信号，多个所述第一逻辑时钟子单元的输出端还与所述数据写入模块的时钟信号输入端连接。4.如权利要求3所述的双沿触发环形缓冲器，其特征在于，所述第一逻辑生成子单元包括第一选通器、第二选通器、第三选通器及第一D触发器，所述第一选通器的地址输入端用于输入地址信号，所述第一选通器的数据输入端用于输入所述第一选通信号，所述第一选通器的输入端与所述第二选通器的地址输入端连接，所述第二选通器的数据输入端用于...
【专利技术属性】
技术研发人员：邵逸高，檀聿麟，戴思特，张宁，冯海刚，
申请(专利权)人：深圳锐越微技术有限公司，
类型：发明
国别省市：广东,44
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