用于制造半导体器件的工艺以及相应半导体器件制造技术

公开了用于制造半导体器件的工艺以及相应半导体器件。一种用于制造集成半导体器件(55)的工艺，包括：形成MEMS结构(26)；形成ASIC电子电路(36)；以及将该MEMS结构电耦合至该ASIC电子电路(36)。该MEMS结构和该ASIC电子电路从包括半导体材料的同一衬底(20)开始集成；其中，该MEMS结构(26)形成在该衬底的第一表面(20a)处，并且该ASIC电子电路形成在该衬底(20)的第二表面(20b’)处，在横向于该第一表面(20a)和该第二表面(20b’)的延伸部的水平平面的方向上，该第二表面与该第一表面(20a)竖直相反。

【技术实现步骤摘要】
用于制造半导体器件的工艺以及相应半导体器件
本专利技术涉及一种用于制造包括MEMS(微机电系统)结构和相关联集成电子电路的半导体器件的工艺以及一种相应的半导体器件。
技术介绍
已知半导体器件(例如，传感器器件)包括以下各项：至少一个MEMS结构，例如，被设计成用于响应于检测到的量(比如，加速度、角速度或压力)而生成电气量的感测结构；以及耦合的集成电子电路(ASIC(专用集成电路))，其集成了用于处理(例如，放大和滤波)由MEMS结构生成的前述电气量并供应输出信号(例如，指示所检测到的量的电压)的适当电路元件。MEMS结构和相应ASIC电子电路通常设置在由半导体材料组成的对应裸片中，这些裸片以适当的方式被容纳、电连接在一起在同一封装体内。封装体限定集成半导体器件朝向外部环境的机械和电接口，例如，以便耦合至并入了集成半导体器件的电子装置的PCB(印刷电路板)。如已知的，通常，制造集成半导体器件的MEMS结构需要与典型地设想有CMOS(互补金属氧化物半导体)工艺步骤的制造耦合的ASIC电子电路不兼容的制造步骤；例如，针对MEMS结构而设想的温度、材料以及加工环境可能与CMOS工艺步骤中的至少一些步骤不兼容。例如，对多晶硅层(从该多晶硅层开始限定MEMS结构的移动质量块)进行外延沉积的温度(例如，大约1100℃)可能与ASIC的金属化层的熔点(例如，在铝的情况下，大约450℃)不兼容。由此，常见的做法是，使用对应的独立制造操作来分别制造由半导体材料组成的对应衬底(或者晶片)中的MEMS结构和相应ASIC，并且随后使用键合技术来将这两个衬底(或者晶片)键合在一起。图1示出了已知类型的集成半导体器件1的示例，其中，包括MEMS结构(仅地通过非限制性示例的方式，在此包括空腔3和在空腔3上方延伸的膜4)的第一衬底2在封装体6内被堆叠在包括ASIC电子电路的第二衬底5的顶部。在将相同的第一衬底2和第二衬底5堆叠在彼此顶部上并通过插入的粘合层7键合之前，采用单独和独立的方式来制造集成在第一衬底2中的MEMS结构以及集成在第二衬底5中的ASIC电子电路。由第一衬底2和第二衬底5构成的堆叠结构经由粘合层被安排在支撑层8上，支撑层8构成封装体6的基部并且具有：顶表面8a，第二裸片5通过另外的粘合层9被附接至该顶表面；以及底表面8b，该底表面与封装体6外部的环境接触并承载适当的电气接触元件(本文中未展示)，例如，采用被设计成例如用于与PCB耦合的导电焊区或凸块的形式。第一衬底2和第二衬底5具有对应的顶表面，在该顶表面上设置了电连接至MEMS结构和ASIC电子电路的对应接触焊盘10(采用将对本领域技术人员来说显而易见的方式)。在支撑层8的顶表面8a上提供了另外的接触焊盘11。第一键合接线12根据所谓的“接线键合技术”将第一衬底2和第二衬底5的接触焊盘10电连接在一起。第二键合接线13将第二衬底5的电接触焊盘10连接至另外的接触焊盘11。通过横跨同一支撑层8的整个厚度的电通孔(本文中未展示)来获得在前述另外的接触焊盘11与由支撑层8的底表面8b承载的电接触元件之间的电连接。覆盖元件14被进一步安排在第一衬底2的顶表面上方，并且绝缘涂层15(所谓的模制品或者模制化合物(例如，环氧树脂))涂覆所述覆盖元件14、第一衬底2和第二衬底5的堆叠结构、以及支撑层8的顶表面8a的未被第二衬底5涂覆的外部部分。绝缘涂层15的顶表面构成整个封装体6的与外部环境接触的外表面。具体地由于经由衬底2、5之间的接线键合来进行耦合的经证实的可靠性，使得所产生的集成半导体器件1尽管总体上具有良好的电气性能，但是在水平方向(横向于堆叠方向)上和在竖直方向上(在堆叠方向上)都具有相当大的整体尺寸。具体地，存在例如用于便携式或者可穿戴装置的应用，在这些应用中，当然期望集成半导体器件1的所产生的尺寸更小。尽管已经提出了在集成了ASIC电子电路的衬底与集成了MEMS结构的衬底之间的另外的键合解决方案，但是这些解决方案均未被证明是完全令人满意的。例如，图2示出了已知类型的再次由1标示的集成半导体器件的另一个实施例。在此解决方案中，集成了MEMS结构(再次被示意性地表示)的第一衬底2通过铝-锗(Al-Ge)晶片至晶片键合而被键合至集成了ASIC电子电路的第二衬底5。特别地，被安排在面向彼此的第一衬底2与第二衬底5的顶表面之间的由导电材料组成的键合环17，除了限定衬底2、5之间的机械耦合之外，还限定了相互电连接。以上实施例在水平方向上和在竖直方向上更为紧凑，因此使得能够相应减小集成半导体器件1的尺寸。然而，如对于本领域技术人员将是显而易见的，难以通过前述键合环17来保证衬底2、5之间的气密耦合以及同时的电连接。已经提出的另外的解决方案(参见例如US2011/095835)设想了在之前已经导致制造ASIC电子电路的CMOS加工步骤之后执行制造MEMS结构的步骤。具体地，在限定CMOS衬底(在该衬底中提供了ASIC电子电路)的顶表面的顶部金属化层级上，在低温下(为了不损害同一ASIC电子电路的元件)，生长硅-锗(Si-Ge)层并随后经受另外的制造操作以便限定MEMS结构。虽然使得能够进一步减小集成半导体器件的尺寸，但是至于用于制造MEMS结构的工艺步骤可能损害底层ASIC电子电路，以上解决方案特别关键；在任何情况下，至于以上工艺步骤必须通过用于保存ASIC电子电路的完整性的特定安排来提供，此方案较复杂。
技术实现思路
本专利技术的目的是解决之前突显的问题，并且具体地，提供用于制造半导体器件的改进解决方案，该半导体器件包括使用CMOS技术制作的MEMS结构和ASIC电子电路两者。因此，根据本专利技术，如所附权利要求书中所限定的，提供了一种用于制造半导体器件的工艺以及一种相应半导体器件。附图说明为了更好地理解本专利技术，现在仅通过非限制性示例的方式并参照附图来描述本专利技术的优选实施例，在附图中：-图1是已知类型的集成半导体器件的示意性横截面视图；-图2是已知类型的另一个集成半导体器件的示意性横截面视图；-图3a-3m是根据本解决方案的第一实施例的集成半导体器件在制造工艺的连续步骤中的示意性横截面视图；-图4a和图4b是集成半导体器件的封装体的示意性横截面视图；-图5a-5l是根据本解决方案的第二实施例的集成半导体器件在制造工艺的连续步骤中的示意性横截面视图；-图6a和图6b是集成半导体器件的封装体的示意性横截面视图；-图7a-7j是根据本解决方案的第三实施例的集成半导体器件在制造工艺的连续步骤中的示意性横截面视图；以及-图8是集成半导体器件的另一个变体的示意性横截面视图。具体实施方式如将详细讨论的，本解决方案的一个方面通常设想在维持MEMS结构和ASIC电子电路的制造工艺基本上分离且不同的同时，将MEMS结构和ASIC电子电路集成到包括半导体材料并且与CMOS或HCMOS技术兼容的同一个经加工的衬底(或者晶片)中，从而使得不需要对相同工艺进行特定安排或者修改来在相应步骤期间防止相互负面影响。具体地，MEMS结构和ASIC电子电路被设置在被加工的衬底(或者晶片)的竖直相对表面处，并且互连结构形成穿过衬底以便在MEMS结构与ASIC电子电路之间进行电连接。在制造期间，由于衬底的插入，为了获得MEM本文档来自技高网...

【技术保护点】
一种用于制造集成半导体器件(55)的工艺，包括：形成MEMS结构(26)；形成ASIC电子电路(36)；以及将所述MEMS结构(26)电耦合至所述ASIC电子电路(36)，其特征在于，所述MEMS结构(26)和所述ASIC电子电路(36)从包括半导体材料的同一衬底(20)开始集成，其中，形成MEMS结构包括在所述衬底(20)的第一表面(20a)上形成所述MEMS结构(26)，并且形成ASIC电子电路包括在所述衬底(20)的第二表面(20b’)上形成所述ASIC电子电路(36)，在横向于所述第一表面(20a)和所述第二表面(20b’)的延伸部的水平平面的方向上，所述第二表面与所述第一表面(20a)竖直相反。

【技术特征摘要】
2016.08.09 IT 1020160000838041.一种用于制造集成半导体器件(55)的工艺，包括：形成MEMS结构(26)；形成ASIC电子电路(36)；以及将所述MEMS结构(26)电耦合至所述ASIC电子电路(36)，其特征在于，所述MEMS结构(26)和所述ASIC电子电路(36)从包括半导体材料的同一衬底(20)开始集成，其中，形成MEMS结构包括在所述衬底(20)的第一表面(20a)上形成所述MEMS结构(26)，并且形成ASIC电子电路包括在所述衬底(20)的第二表面(20b’)上形成所述ASIC电子电路(36)，在横向于所述第一表面(20a)和所述第二表面(20b’)的延伸部的水平平面的方向上，所述第二表面与所述第一表面(20a)竖直相反。2.根据权利要求1所述的工艺，其中，将所述MEMS结构(26)电耦合至所述ASIC电子电路(36)包括形成互连结构(22)，所述互连结构从所述第一表面(20a)开始竖直地延伸穿过所述衬底(20)的表面部分(21a)。3.根据权利要求2所述的工艺，包括去除所述衬底(20)的与所述第一部分(21a)竖直相反的部分(21b，21c)，以便限定所述第二表面(20b’)并且使得可在所述第二表面(20b’)处接入所述互连结构(22)，所述互连结构(22)由此具有在所述第一表面(20a)处的第一端和在所述第二表面(20b’)处的第二端；其中，在去除所述衬底(20)的所述部分(21b，21c)之后，在所述第二表面(20b’)处执行形成所述ASIC电子电路(36)。4.根据权利要求3所述的工艺，其中，将所述MEMS结构(26)电耦合至所述ASIC电子电路(36)进一步包括在所述互连结构(22)中的至少一个互连结构的所述第二端与所述ASIC电子电路(36)的至少一个导电元件(40c)之间形成至少一个导电路径(39，41)。5.根据权利要求3或4所述的工艺，其中，形成所述MEMS结构(26)包括在所述第一表面(20a)处执行制造所述MEMS结构(26)的第一步骤；所述工艺进一步包括以下步骤：在所述第一加工步骤结束时，将第一服务晶片(34)键合到所述MEMS结构之上，以及竖直地翻转所述衬底(20)；其中，在所述翻转步骤之后执行去除所述衬底(20)的所述部分(21b，21c)的所述步骤。6.根据权利要求5所述的工艺，进一步包括以下步骤：在形成所述ASIC电子电路(36)的步骤结束时，将第二服务晶片(44)键合到所述ASIC电子电路(36)之上以及再次翻转所述衬底(20)；并且其中，形成所述MEMS结构(26)的所述步骤进一步包括：在再次翻转所述衬底(20)的所述步骤之后：从所述第一表面(20a)中去除所述第一服务晶片(34)；以及执行对所述MEMS结构(26)的第二加工步骤。7.根据权利要求6所述的工艺，其中，所述MEMS结构(26)的所述第一或第二加工步骤包括在所述互连结构(22)中的至少一个互连结构的所述第一端与所述MEMS结构(26)的至少一个元件(29；62)之间形成至少一个另外的导电路径(28；65)。8.根据权利要求6或...

【专利技术属性】
技术研发人员：A·托齐奥，L·科索，
申请(专利权)人：意法半导体股份有限公司，
类型：发明
国别省市：意大利,IT