比较器、电路装置、物理量传感器、电子设备以及移动体制造方法及图纸

本发明专利技术提供比较器、电路装置、物理量传感器、电子设备以及移动体，确保延迟时间并且能够减少布局面积。比较器(50)包括第1电压时间转换电路(10)、第2电压时间转换电路(20)以及判定电路(30)。第1延迟单元(UA1)具有根据第1输入信号(PIN)使下降沿延迟的第1下降沿延迟电路、根据第2输入信号(NIN)使上升沿延迟的第1上升沿延迟电路、以及第1输出电路。第2延迟单元(UB1)具有根据第2输入信号(NIN)使下降沿延迟的第2下降沿延迟电路、根据第1输入信号(PIN)使上升沿延迟的第2上升沿延迟电路、以及第2输出电路。

【技术实现步骤摘要】
比较器、电路装置、物理量传感器、电子设备以及移动体
本专利技术涉及比较器、电路装置、物理量传感器、电子设备以及移动体等。
技术介绍
如下这样的时域(Time-Domain)型比较器已被众所周知，该比较器将输入电压电平转换为时间(例如，信号沿的延迟时间、脉冲信号的脉宽、时钟信号的周期等)，对该时间进行比较，由此，进行输入电压电平的比较。例如，在专利文献1中公开了时域型比较器以及使用该时域型比较器的逐次比较型A/D转换器。专利文献1的时域型比较器包括输入第1、第2输入电压以及时钟信号的第1、第2电压时间转换电路，通过对第1、第2电压时间转换电路中的时钟信号的延迟时间(第1、第2延迟时间)进行比较来比较第1、第2输入电压。第1电压时间转换电路包括多个延迟级，各延迟级包括双级的反相器。在第1级的反相器与“地”之间设置有N型晶体管，在第2级的反相器与电源之间设置有P型晶体管。并且，N型晶体管输入第1输入电压，P型晶体管输入第2输入电压。第2电压时间转换电路是相同的结构，但是，N型晶体管输入第2输入电压，P型晶体管输入第1输入电压。通过这样的结构，根据第1、第2输入电压的大小确定第1、第2延迟时间的大小，能够进行电压比较。专利文献1：美国专利第8373444号说明书在上述这样的时域型比较器中，延迟时间(将电压转换成时间的增益)是根据延迟级的级数确定的，存在需要与该延迟级的级数对应的布局面积的课题。例如，为了增加延迟时间，需要增加延迟级的级数，从而布局面积增大。例如，在上述的专利文献1中，由于构成为仅使时钟信号的一个沿延迟，因此，为了增加延迟时间，必须增加级数。即，在多个延迟级内输入一个沿(上升沿)、并使该沿延迟的情况下，下一个输入沿必然成为另一个沿(下降沿)。因此，即使要将多个延迟级的输出反馈到输入侧而重复延迟，也无法使第二次循环的下降沿延迟。即，由于不能将多个延迟级的输出反馈到输入侧而重复延迟，因此，为了增加延迟时间，需要增加级数。
技术实现思路
根据本专利技术的几种方式，能够提供确保延迟时间并且减少布局面积的比较器、电路装置、物理量传感器、电子设备以及移动体等。本专利技术是为了解决上述课题的至少一部分而完成的，能够作为如下的形态或方式来实现。本专利技术的一个方式涉及比较器，该比较器包括：第1电压时间转换电路，其具有第1延迟电路，输入第1输入信号和第2输入信号；第2电压时间转换电路，其具有第2延迟电路，输入所述第1输入信号和所述第2输入信号；以及判定电路，其根据所述第1电压时间转换电路的输出信号和所述第2电压时间转换电路的输出信号，判定所述第1输入信号和所述第2输入信号的大小，所述第1延迟电路具有的第1延迟单元具有：第1下降沿延迟电路，其根据所述第1输入信号使所述第1延迟单元的输入信号的下降沿延迟；第1上升沿延迟电路，其根据所述第2输入信号使所述第1延迟单元的输入信号的上升沿延迟；以及第1输出电路，其根据所述第1下降沿延迟电路的输出信号和所述第1上升沿延迟电路的输出信号生成第1延迟输出信号，所述第2延迟电路具有的第2延迟单元具有：第2下降沿延迟电路，其根据所述第2输入信号使所述第2延迟单元的输入信号的下降沿延迟；第2上升沿延迟电路，其根据所述第1输入信号使所述第2延迟单元的输入信号的上升沿延迟；以及第2输出电路，其根据所述第2下降沿延迟电路的输出信号和所述第2上升沿延迟电路的输出信号生成第2延迟输出信号。根据本专利技术的一个方式，第1延迟单元具有第1下降沿延迟电路和第1上升沿延迟电路，第2延迟单元具有第2下降沿延迟电路和第2上升沿延迟电路。由此，第1延迟电路和第2延迟电路的各延迟电路能够使上升沿和下降沿双方延迟。由于延迟电路能够使两个沿延迟，因此，在使一个沿延迟后，将其输出反馈到输入侧，从而能够使另一个沿延迟。由此，延迟电路能够多次使沿延迟，能够确保延迟时间，并且减少布局面积。另外，在本专利技术的一个方式中，也可以是，所述第1下降沿延迟电路具有：第1延迟缓冲器，其输入所述第1延迟单元的输入信号；以及第1第一导电类型晶体管，其设置在第1电源电压的节点与所述第1延迟缓冲器之间，其电流根据所述第1输入信号而受到控制，所述第1上升沿延迟电路具有：第2延迟缓冲器，其输入所述第1延迟单元的输入信号；以及第1第二导电类型晶体管，其设置在第2电源电压的节点与所述第2延迟缓冲器之间，其电流根据所述第2输入信号而受到控制，所述第2下降沿延迟电路具有：第3延迟缓冲器，其输入所述第2延迟单元的输入信号；以及第2第一导电类型晶体管，其设置在所述第1电源电压的节点与所述第3延迟缓冲器之间，其电流根据所述第2输入信号而受到控制，所述第2上升沿延迟电路具有：第4延迟缓冲器，其输入所述第2延迟单元的输入信号；以及第2第二导电类型晶体管，其设置在所述第2电源电压的节点与所述第4延迟缓冲器之间，其电流根据所述第1输入信号而受到控制。根据本专利技术的一个方式，通过电流根据第1输入信号而受到控制的第1第一导电类型晶体管，第1延迟缓冲器能够使第1延迟单元的输入信号的下降沿延迟。另外，通过电流根据第2输入信号而受到控制的第1第二导电类型晶体管，第2延迟缓冲器能够使第1延迟单元的输入信号的上升沿延迟。另外，通过电流根据第2输入信号而受到控制的第2第一导电类型晶体管，第3延迟缓冲器能够使第2延迟单元的输入信号的下降沿延迟。另外，通过电流根据第1输入信号而受到控制的第2第二导电类型晶体管，第4延迟缓冲器能够使第2延迟单元的输入信号的上升沿延迟。另外，在本专利技术的一个方式中，也可以是，所述第1输出电路具有：第3第二导电类型晶体管，其设置在所述第1延迟单元的输出节点与所述第2电源电压的节点之间，该第3第二导电类型晶体管的栅极输入所述第1延迟缓冲器的输出信号；以及第3第一导电类型晶体管，其设置在所述第1电源电压的节点与所述第1延迟单元的输出节点之间，该第3第一导电类型晶体管的栅极输入所述第2延迟缓冲器的输出信号，所述第2输出电路具有：第4第二导电类型晶体管，其设置在所述第2延迟单元的输出节点与所述第2电源电压的节点之间，该第4第二导电类型晶体管的栅极输入所述第3延迟缓冲器的输出信号；以及第4第一导电类型晶体管，其设置在所述第1电源电压的节点与所述第2延迟单元的输出节点之间，该第4第一导电类型晶体管的栅极输入所述第4延迟缓冲器的输出信号。根据本专利技术的一个方式，在第1延迟缓冲器的输出信号上升的情况下，第3第二导电类型晶体管导通，第1延迟输出信号下降。另外，在第2延迟缓冲器的输出信号下降的情况下，第3第一导电类型晶体管导通，第1延迟输出信号上升。这样，第1输出电路能够根据第1下降沿延迟电路的输出信号和第1上升沿延迟电路的输出信号生成第1延迟输出信号。另外，在第3延迟缓冲器的输出信号上升的情况下，第4第二导电类型晶体管导通，第2延迟输出信号下降。另外，在第4延迟缓冲器的输出信号下降的情况下，第4第一导电类型晶体管导通，第2延迟输出信号上升。这样，第2输出电路能够根据第2下降沿延迟电路的输出信号和第2上升沿延迟电路的输出信号生成第2延迟输出信号。另外，在本专利技术的一个方式中，也可以是，所述第1延迟缓冲器的延迟时间是根据流过所述第1第一导电类型晶体管的电流进行控制的，所述第2延迟缓冲器的延迟时间是根据本文档来自技高网...

【技术保护点】
一种比较器，其特征在于，该比较器包括：第1电压时间转换电路，其具有第1延迟电路，输入第1输入信号和第2输入信号；第2电压时间转换电路，其具有第2延迟电路，输入所述第1输入信号和所述第2输入信号；以及判定电路，其根据所述第1电压时间转换电路的输出信号和所述第2电压时间转换电路的输出信号，判定所述第1输入信号和所述第2输入信号的大小，所述第1延迟电路具有的第1延迟单元具有：第1下降沿延迟电路，其根据所述第1输入信号使所述第1延迟单元的输入信号的下降沿延迟；第1上升沿延迟电路，其根据所述第2输入信号使所述第1延迟单元的输入信号的上升沿延迟；以及第1输出电路，其根据所述第1下降沿延迟电路的输出信号和所述第1上升沿延迟电路的输出信号生成第1延迟输出信号，所述第2延迟电路具有的第2延迟单元具有：第2下降沿延迟电路，其根据所述第2输入信号使所述第2延迟单元的输入信号的下降沿延迟；第2上升沿延迟电路，其根据所述第1输入信号使所述第2延迟单元的输入信号的上升沿延迟；以及第2输出电路，其根据所述第2下降沿延迟电路的输出信号和所述第2上升沿延迟电路的输出信号生成第2延迟输出信号。

【技术特征摘要】
2016.07.25 JP 2016-1450931.一种比较器，其特征在于，该比较器包括：第1电压时间转换电路，其具有第1延迟电路，输入第1输入信号和第2输入信号；第2电压时间转换电路，其具有第2延迟电路，输入所述第1输入信号和所述第2输入信号；以及判定电路，其根据所述第1电压时间转换电路的输出信号和所述第2电压时间转换电路的输出信号，判定所述第1输入信号和所述第2输入信号的大小，所述第1延迟电路具有的第1延迟单元具有：第1下降沿延迟电路，其根据所述第1输入信号使所述第1延迟单元的输入信号的下降沿延迟；第1上升沿延迟电路，其根据所述第2输入信号使所述第1延迟单元的输入信号的上升沿延迟；以及第1输出电路，其根据所述第1下降沿延迟电路的输出信号和所述第1上升沿延迟电路的输出信号生成第1延迟输出信号，所述第2延迟电路具有的第2延迟单元具有：第2下降沿延迟电路，其根据所述第2输入信号使所述第2延迟单元的输入信号的下降沿延迟；第2上升沿延迟电路，其根据所述第1输入信号使所述第2延迟单元的输入信号的上升沿延迟；以及第2输出电路，其根据所述第2下降沿延迟电路的输出信号和所述第2上升沿延迟电路的输出信号生成第2延迟输出信号。2.根据权利要求1所述的比较器，其特征在于，所述第1下降沿延迟电路具有：第1延迟缓冲器，其输入所述第1延迟单元的输入信号；以及第1第一导电类型晶体管，其设置在第1电源电压的节点与所述第1延迟缓冲器之间，其电流根据所述第1输入信号而受到控制，所述第1上升沿延迟电路具有：第2延迟缓冲器，其输入所述第1延迟单元的输入信号；以及第1第二导电类型晶体管，其设置在第2电源电压的节点与所述第2延迟缓冲器之间，其电流根据所述第2输入信号而受到控制，所述第2下降沿延迟电路具有：第3延迟缓冲器，其输入所述第2延迟单元的输入信号；以及第2第一导电类型晶体管，其设置在所述第1电源电压的节点与所述第3延迟缓冲器之间，其电流根据所述第2输入信号而受到控制，所述第2上升沿延迟电路具有：第4延迟缓冲器，其输入所述第2延迟单元的输入信号；以及第2第二导电类型晶体管，其设置在所述第2电源电压的节点与所述第4延迟缓冲器之间，其电流根据所述第1输入信号而受到控制。3.根据权利要求2所述的比较器，其特征在于，所述第1输出电路具有：第3第二导电类型晶体管，其设置在所述第1延迟单元的输出节点与所述第2电源电压的节点之间，该第3第二导电类型晶体管的栅极输入所述第1延迟缓冲器的输出信号；以及第3第一导电类型晶体管，其设置在所述第1电源电压的节点与所述第1延迟单元的输出节点之间，该第3第一导电类型晶体管的栅极输入所述第2延迟缓冲器的输出信号，所述第2输出电路具有：第4第二导电类型晶体管，其设置在所述第2延迟单元的输出节点与所述第2电源电压的节点之间，该第4第二导电类型晶体管的栅极输入所述第3延迟缓冲器的输出信号；以及第4第一导电类型晶体管，其设置在所述第1电源电压的节点与所述第2延迟单元的输出节点之间，该第4第一导电类型晶体管的栅极输入所述第4延迟缓冲器的输出信号。4.根据权利要求2或3所述的比较器，其特征在于，所述第1延迟缓冲器的延迟时间是根据流过所述第1第一导电类型晶体管的电流进行控制的，所述第2延迟缓冲器的延迟时间是根据流过所述第1第二导电类型晶体管的电流进行控制的，所述第3延迟缓冲器的延迟时间是根据流过所述第2第...

【专利技术属性】
技术研发人员：羽田秀生，
申请(专利权)人：精工爱普生株式会社，
类型：发明
国别省市：日本,JP