一种高速低功耗动态亚稳态抑制比较器制造技术

本发明专利技术提供一种高速低功耗动态亚稳态抑制比较器，包括：输入单元，输出单元，锁存器，上拉锁存单元，下拉单元和亚稳态抑制单元，当比较器出现亚稳态状态时，所述亚稳态抑制单元根据输出单元的输出信号，控制比较器进入复位状态；本发明专利技术通过亚稳态抑制单元，可以有效抑制比较器亚稳态的情况，不会明显增加比较器的速度，本发明专利技术结构简单，和传统结构相比，没有明显增加面积，达到了高速和低功耗的目的的同时，对比较器的亚稳态现象有明显的抑制效果。

A high speed and low power dynamic metastable suppression comparator

The invention provides a high speed low power dynamic metastability suppression comparator comprises an input unit, an output unit, a latch unit, storage unit and pull zipper, metastable suppression unit, when the comparator appeared metastable state, the metastable suppression unit according to the output signal of the comparator control unit, enter the present invention reset state; inhibition unit through the metastable state, can effectively inhibit the metastability of the comparator, the comparator does not significantly increase the speed of the invention has the advantages of simple structure, compared with the traditional structure, no significant increase in the area, at a high speed and low power consumption purposes at the same time, has obvious inhibitory effect on the metastable phenomenon comparator.

【技术实现步骤摘要】
一种高速低功耗动态亚稳态抑制比较器
本专利技术涉及电子
，尤其涉及一种高速低功耗动态亚稳态抑制比较器。
技术介绍
近年来，随着集成电路制造技术的不断发展，CMOS器件的特征尺寸不断减小，集成电路的工作电压也不断降低，在深亚微米工艺下，模数转换器的工作速度得到了极大的提高，同时，功耗进一步降低。但是，作为模数转换器的核心组成部分，比较器的性能成了高速低功耗设计的瓶颈。目前，传统的比较器结构，都存在各种问题，有的为了满足速度，而存在很大的静态功耗，有的噪声和功耗很小，但是速度较低，因此，传统的几种比较器结构，很难同时满足速度、功耗和低电源电压等要求。另一方面，由于比较器工作自在高速状态，分配给比较器的比较时间很短，当比较器的差分输入电压很小的时候，比较器需要很长的时间才能完成比较。当比较器被使用在高速中等精度SAR结构ADC当中时，对比较器的分辨率要求较低，但对比较器的比较速度要求很高，此时，比较器很容易出现亚稳态，也就是说，比较器的输出Dp和Dn会同时保持1或者0，不会发生翻转，这对SAR结构ADC的性能会产生严重的影响。对于SAR结构ADC而言，没出现亚稳态和出现亚稳态两种情况下，比较器输入端电压收敛路径的对比图如图4所示，对于SAR结构ADC而言，亚稳态出现在越高位，错误的比较结果会出现在越高位，对SAR结构ADC性能的影响越大。目前的亚稳态抑制技术主要在由与非门NAND1和NAND2所构成的正反馈结构中，加入一个控制信号Tr，如果经过一定的延迟时间之后，正反馈结构的输出Dp和Dn仍然保持相同的数字电平，控制信号Tr会强制使得正反馈结构的输出Dp和Dn发生翻转，从而使得比较器退出亚稳态。但这种结构的缺点在于，会用到一个三输入端的与非门NAND1，和两输入端的与非门NAND2相比，三输入端的与非门NAND1的延迟会明显增加，由于这个三输入与非门NAND1处于比较器的信号通路上，在未出现亚稳态的情况下，会明显增加比较器的延迟。因此，需要一种比较器亚稳态抑制手段，能够有效抑制比较器亚稳态的情况下，达到高速和低功耗的目的。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术提供一种高速低功耗动态亚稳态抑制比较器，以解决上述技术问题。本专利技术提供的高速低功耗动态亚稳态抑制比较器，包括：输入单元，用于差分信号输入；输出单元，用于输出比较器输出信号；锁存器，用于使比较器进入锁存状态完成信号比较；上拉锁存单元，用于当比较器处于复位状态时，对输出信号进行上拉，当比较器处于比较状态时，加入正反馈环路；下拉单元，用于根据控制信号控制锁存器进入锁存状态；亚稳态抑制单元，用于对比较器亚稳态进行抑制；当比较器出现亚稳态状态时，所述亚稳态抑制单元根据输出单元的输出信号，控制比较器进入复位状态。进一步，所述输入单元包括输入NMOS管；所述上拉锁存单元包括第一PMOS管、第四PMOS管、第一开关S1和第二开关S1N；所述亚稳态抑制单元包括第七NMOS管、第五PMOS管、D触发器DFF、同或门XNOR，与门AND，第一延迟单元dly1和第二延迟单元dly2；所述下拉单元包括第三NMOS管和第六NMOS管；所述输入NMOS管与锁存器连接，所述锁存器分别与第一PMOS管的源极和漏极，以及第四PMOS管的源极和漏极连接，所述第一开关S1和第二开关S1N分别与第一PMOS管的栅极和第四PMOS管的栅极连接；所述第三NMOS管的漏极与锁存器连接，第三NMOS管的源极接地，第三NMOS管的栅极与第二延迟单元dly2的输出端连接；所述第六NMOS管的漏极与输入NMOS管的源极连接，第六NMOS管的源极接地，第六NMOS管的栅极与与门AND的输出端连接，第六NMOS管的栅极与第一延迟单元dly1的输入端连接，所述同或门XNOR的输出端与与门AND的第一输入端连接，所述第二延迟单元dly2的输入端与与门AND的第二输入端连接，同或门XNOR的两个输出端与比较器的输出信号连接，所述第一延迟单元dly1的输出端与D触发器的CP端连接，所述D触发器的复位端与第一延迟单元dly1的输入端连接，D触发器的输出端与第七NMOS管的栅极连接，D触发器的输出端通过反相器与第五PMOS管的栅极连接，第五PMOS管的漏极分别与第四PMOS管的漏极和锁存器连接，第一PMOS管的源极和第四PMOS管的源极分别与电源连接，第五PMOS管的源极与电源连接。进一步，所述锁存器包括第四NMOS管、第五NMOS管、第二PMOS管和第三PMOS管；所述第四NMOS管的漏极、第七NMOS管的漏极、第二PMOS管的漏极、第一PMOS管的漏极、第三PMOS管的栅极和第五NMOS管的栅极互相连接，所述第四NMOS管的栅极、第二PMOS管的栅极、第五NMOS管的漏极、第三PMOS管的漏极、第四PMOS管的漏极和第五PMOS管的漏极互相连接，所述第四NMOS管的源极、第三NMOS管的漏极和第五NOMS管N5的源极互相连接，第二PMOS管的源极和第三PMOS管的源极分别与电源连接。进一步，所述第一PMOS管和第四PMOS管为用于上拉和锁存的PMOS管，所述第七NMOS管为用于下拉的NMOS管，所述第五PMOS管为用于上拉的MOS管。进一步，所述输入NMOS管包括第一NMOS管和第二NMOS管，所述第一NMOS管的漏极、第七NMOS管的漏极、第四NMOS管的漏极、第二PMOS管的漏极、第一PMOS管的漏极、第三PMOS管的栅极和第五NMOS管的栅极互相连接；所述第二NMOS管的漏极、第四NMOS管的栅极、第二PMOS管的栅极、第五NMOS管的漏极、第三PMOS管的漏极、第四PMOS管的漏极和第五PMOS管的漏极互相连接；所述第一NMOS管的栅极和第二NMOS管分别与输入差分电压连接；所述第一NMOS管的的源极、第二NMOS管的源极和第六NMOS管的漏极互相连接。本专利技术的有益效果：本专利技术中的高速低功耗动态亚稳态抑制比较器，当比较器处于复位状态时，通过上拉锁存单元使比较器的输出信号Dp和Dn被复位到0，当比较器在比较器状态时，比较器输入差分电压Vip和Vin可以分别作用于上拉锁存单元，使得M6和M9也加入到正反馈环路当中，从而提高比较器的速度，本专利技术通过亚稳态抑制单元，可以有效抑制比较器亚稳态的情况，不会明显增加比较器的速度，本专利技术结构简单，和传统结构相比，没有明显增加面积，达到了高速和低功耗的目的的同时，对比较器的亚稳态现象有明显的抑制效果。附图说明图1是本专利技术实施例中的高速低功耗动态亚稳态抑制比较器的结构示意图。图2是本专利技术实施例中比较器未出现和出现亚稳态情况下SARADC电压收敛对比图。图3是本专利技术实施例中比较器未出现亚稳态和出现亚稳态时序对比图。图4是本专利技术实施例中有无亚稳态抑制电路SAR结构ADC仿真结果对比图。具体实施方式以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。需要说明的是，以下实施例中所提供的图示仅以本文档来自技高网...

【技术保护点】
一种高速低功耗动态亚稳态抑制比较器，其特征在于，包括：输入单元，用于差分信号输入；输出单元，用于输出比较器输出信号；锁存器，用于使比较器进入锁存状态完成信号比较；上拉锁存单元，用于当比较器处于复位状态时，对输出信号进行上拉，当比较器处于比较状态时，加入正反馈环路；下拉单元，用于根据控制信号控制锁存器进入锁存状态；亚稳态抑制单元，用于对比较器亚稳态进行抑制；当比较器出现亚稳态状态时，所述亚稳态抑制单元根据输出单元的输出信号，控制比较器进入复位状态。

【技术特征摘要】
1.一种高速低功耗动态亚稳态抑制比较器，其特征在于，包括：输入单元，用于差分信号输入；输出单元，用于输出比较器输出信号；锁存器，用于使比较器进入锁存状态完成信号比较；上拉锁存单元，用于当比较器处于复位状态时，对输出信号进行上拉，当比较器处于比较状态时，加入正反馈环路；下拉单元，用于根据控制信号控制锁存器进入锁存状态；亚稳态抑制单元，用于对比较器亚稳态进行抑制；当比较器出现亚稳态状态时，所述亚稳态抑制单元根据输出单元的输出信号，控制比较器进入复位状态。2.根据权利要求1所述的高速低功耗动态亚稳态抑制比较器，其特征在于：所述输入单元包括输入NMOS管；所述上拉锁存单元包括第一PMOS管、第四PMOS管、第一开关S1和第二开关S1N；所述亚稳态抑制单元包括第七NMOS管、第五PMOS管、D触发器DFF、同或门XNOR，与门AND，第一延迟单元dly1和第二延迟单元dly2；所述下拉单元包括第三NMOS管和第六NMOS管；所述输入NMOS管与锁存器连接，所述锁存器分别与第一PMOS管的源极和漏极，以及第四PMOS管的源极和漏极连接，所述第一开关S1和第二开关S1N分别与第一PMOS管的栅极和第四PMOS管的栅极连接；所述第三NMOS管的漏极与锁存器连接，第三NMOS管的源极接地，第三NMOS管的栅极与第二延迟单元dly2的输出端连接；所述第六NMOS管的漏极与输入NMOS管的源极连接，第六NMOS管的源极接地，第六NMOS管的栅极与与门AND的输出端连接，第六NMOS管的栅极与第一延迟单元dly1的输入端连接，所述同或门XNOR的输出端与与门AND的第一输入端连接，所述第二延迟单元dly2的输入端与与门AND的第二输入端连接，同或门XNOR的两个输出端与比较器的输出信号连接，所述第一延迟单元dly1的输出端与D触发器的CP端连接，所述D触发器的复位端与第一延迟单元dly1的输入端连接，D触发器的输出...

【专利技术属性】
技术研发人员：徐代果，胡刚毅，李儒章，王健安，陈光炳，王育新，付东兵，徐世六，刘涛，蒲杰，陈凯让，
申请(专利权)人：中国电子科技集团公司第二十四研究所，
类型：发明
国别省市：重庆,50