静电释放保护架构制造技术

本发明专利技术提供了一种静电释放保护架构，包括多个晶粒DIE1…DIEn，其中n大于等于2；晶粒DIE1至晶粒DIEn‑1中的每个晶粒上具有虚拟电源线、正电源线、负电源线、静电释放电路、与虚拟电源线连接的用于内部键合线的第一焊盘、与负电源线连接的用于内部键合线的第二焊盘、与正电源线连接的用于连接芯片引脚的第一焊盘、与负电源线连接的用于连接芯片引脚的第二焊盘，其中，每个静电释放电路的一端与虚拟电源线连接，另一端与负电源线连接；晶粒DIEn上具有正电源线、负电源线、与负电源线连接的用于内部键合线的第二焊盘、与正电源线连接的用于连接芯片引脚的第一焊盘、与负电源线连接的用于连接芯片引脚的第二焊盘；其中，相邻晶粒之间通过内部键合线连接，该内部键合线的一端与前一个晶粒的第一用于内部键合线的焊盘连接，另一端与后一个晶粒的第二用于内部键合线的焊盘连接。

Electrostatic release protection architecture

The present invention provides an electrostatic release protection framework, including a plurality of grain DIE1... DIEn, where n is greater than or equal to 2; with the virtual power line, DIE1 to DIEn grain grain grain in each 1 positive and negative power line power line, electrostatic discharge circuit, and the power line connected to the first virtual solder pad, and a negative power line internal bonding wire for connecting the internal bonding wire the second pads, and is connected to the power line for the first pad, and a negative power line connection chip pin for connecting second pads, wherein one end connected with the pin of the chip, the release circuit is connected with the power line of each static virtual, and the other end is connected with the negative power line; DIEn is the positive supply of grain line, power line, negative and negative power line connection for the internal bonding wire pad, and the second is connected to the power line for the first pad, and a negative power line connection chip pin connection for connecting the chip pin The two pad is, where the adjacent grains are connected through an internal bonding line, and one end of the internal bonding line is connected with the pad of the first grain for the internal bonding line, and the other end is connected to the bonding pad of the internal bonding line with second of the latter grain.

【技术实现步骤摘要】
静电释放保护架构
本专利技术涉及多芯片组合(MCM)封装的静电释放保护架构，适用于芯片中每颗晶粒的正电源、负电源均需要连接(bonding)在芯片的不同引脚(PIN)上。
技术介绍
多芯片组合(MCM，MultiChipModule)封装具有更高的性能、更多的功能及更小的体积，因此被越来越多地应用于集成电路当中。传统的静电释放(ESD，ElectrostaticDischarge)架构已经不能满足MCM封装芯片的静电释放要求。这是因为，每个晶粒(die)在封装之前是相互独立的，如果晶粒与晶粒之间不设计静电释放通路的话，在静电释放的人体放电模型(Human-BodyModel，HBM)等某些模型下，没有静电释放通路，会导致静电释放失败(ESDFail)。静态ESDHBM的测试标准有如下几种：①VDD-to-GND(正电源对负电源)的静电放电测试；②IO-to-VDD(输入输出对正电源)的静电放电测试；③IO-to-GND(输入输出对负电源)的静电放电测试；以及④IO-to-IO(输入输出对输入输出)的静电放电测试。其中，MCM封装的芯片仅有④是与普通封装的能量宣泄通路是一样的，①、②、③均没有直接的ESD通路，很容易造成静电释放失败。因此，亟需一种用于MCM封装的静电释放保护架构。
技术实现思路
为了解决晶粒与晶粒之间没有静电释放通路的问题，本专利技术提出静电释放保护架构。本专利技术提供了一种静电释放保护架构，其特征在于，静电释放保护架构包括多个晶粒DIE1…DIEn，其中n大于等于2；晶粒DIE1至晶粒DIEn-1中的每个晶粒上具有虚拟电源线(VirtualPowerLine)、正电源线(PositivePowerLine)、负电源线(NegativePowerLine)、静电释放电路、与虚拟电源线连接的用于内部键合线(InnerBondingwire)的第一焊盘(PAD)、与负电源线连接的用于内部键合线的第二焊盘、与正电源线连接的用于连接芯片引脚的第一焊盘、与负电源线连接的用于连接芯片引脚的第二焊盘，其中，每个静电释放电路的一端与虚拟电源线连接，另一端与负电源线连接；晶粒DIEn上具有正电源线、负电源线、与负电源线连接的用于内部键合线的第二焊盘、与正电源线连接的用于连接芯片引脚的第一焊盘、与负电源线连接的用于连接芯片引脚的第二焊盘；其中，相邻晶粒之间通过内部键合线连接，该内部键合线的一端与前一个晶粒的第一用于内部键合线的焊盘连接，另一端与后一个晶粒的第二用于内部键合线的焊盘连接。在一个实施例中，晶粒DIE1至晶粒DIEn中的每个晶粒上还具有二极管，所述二极管的两端分别与所述用于连接芯片引脚的第一、第二焊盘连接。在一个实施例中，晶粒DIEn可以包括静电释放电路，也可以不包括静电释放电路。在一个实施例中，当晶粒DIEn不包括静电释放电路，且单独封装在一个芯片上，则所述用于芯片内部键合线的第二焊盘可以连接在框架(Frame)上或者连接在所述芯片的负电源引脚上。在一个实施例中，所述静电释放保护架构用于多芯片组合封装。本专利技术还提供了一种静电释放保护架构，其特征在于，静电释放保护架构包括多个晶粒DIE1…DIEn，其中n大于等于2；晶粒DIE1至晶粒DIEn-1中的每个晶粒上具有虚拟电源线、正电源线、负电源线、静电释放电路、与虚拟电源线连接的用于内部键合线的第一焊盘、与正电源线连接的用于内部键合线的第二焊盘、与负电源线连接的用于连接芯片引脚的第一焊盘、与正电源线连接的用于连接芯片引脚的第二焊盘，其中，每个静电释放电路的一端与虚拟电源线连接，另一端与正电源线连接；晶粒DIEn上具有正电源线、负电源线、与正电源线连接的用于内部键合线的第二焊盘、与负电源线连接的用于连接芯片引脚的第一焊盘、与正电源线连接的用于连接芯片引脚的第二焊盘；其中，相邻晶粒之间通过内部键合线连接，该内部键合线的一端与前一个晶粒的用于内部键合线的第一焊盘连接，另一端与后一个晶粒的用于内部键合线的第二焊盘连接。在一个实施例中，晶粒DIE1至晶粒DIEn中的每个晶粒上还具有二极管，所述二极管的两端分别与所述用于连接芯片引脚的第一、第二焊盘连接。在一个实施例中，晶粒DIEn可以包括静电释放电路，也可以不包括静电释放电路。在一个实施例中，当晶粒DIEn不包括静电释放电路，且单独封装在一个芯片上，则所述用于芯片内部键合线的第二焊盘可以连接在所述芯片的正电源引脚上。在一个实施例中，所述静电释放保护架构用于多芯片组合封装。附图说明本专利技术的以上
技术实现思路
以及下面的具体实施方式在结合附图阅读时会得到更好的理解。需要说明的是，附图仅作为所请求保护的专利技术的示例。在附图中，相同的附图标记代表相同或类似的元素。图1A示出根据本专利技术一实施例的静电释放保护架构；图1B示出根据本专利技术另一实施例的静电释放保护架构；图2A示出根据本专利技术一实施例的正电源对负电源的静电释放宣泄通路；图2B示出根据本专利技术另一实施例的正电源对负电源的静电释放宣泄通路；图3A示出根据本专利技术一实施例的输入输出对正电源的静电释放宣泄通路；图3B示出根据本专利技术另一实施例的输入输出对正电源的静电释放宣泄通路；图4A示出根据本专利技术一实施例的输入输出对负电源的静电释放宣泄通路；图4B示出根据本专利技术另一实施例的输入输出对负电源的静电释放宣泄通路。其中，□为用于芯片内部键合线的焊盘；为用于连接芯片引脚的焊盘。具体实施方式以下在具体实施方式中详细叙述本专利技术的详细特征以及优点，其内容足以使任何本领域技术人员了解本专利技术的
技术实现思路
并据以实施，且根据本说明书所揭露的说明书、权利要求及附图，本领域技术人员可轻易地理解本专利技术相关的目的及优点。多芯片组合(MCM，MultiChipModule)封装具有更高的性能、更多的功能及更小的体积，因此被越来越多地应用于集成电路当中。传统的静电释放(ESD，ElectrostaticDischarge)架构已经不能满足MCM封装芯片的静电释放要求。这是因为，每个晶粒(die)在封装之前是相互独立的，如果晶粒与晶粒之间不设计静电释放通路的话，在静电释放的人体放电模型(Human-BodyModel，HBM)等某些模型下，没有静电释放通路，会导致静电释放失败(ESDFail)。本专利技术公开了一种新型的用于MCM封装的静电释放保护架构。该静电释放保护架构额外增加了ESDBuffer(即，静电保护电路)，来实现能量在晶粒与晶粒之间的传递，使得芯片静电释放的性能得以提高。在一个实施例中，ESDBuffer(静电保护电路)包括，但不限于，MOS、Diode、SCR、BJT等其中的一个甚至多个所组成的保护电路，一般尺寸较大。图1A示出根据本专利技术一实施例的静电释放保护架构。如图1A所示，静电释放保护架构包括多个晶粒(DIE1…DIEn)，其中n大于等于2。晶粒DIE1至晶粒DIEn-1中的每个晶粒上具有虚拟电源线、正电源线、负电源线、静电释放电路(ESDbuffer)、与虚拟电源线连接的用于内部键合线的第一焊盘、与负电源线连接的用于内部键合线的第二焊盘、与正电源线连接的用于连接芯片引脚的第一焊盘、与负电源线连接的用于连接芯片引脚的第二焊盘。其中，每个静电释放电路的一端与虚拟电源线连接，另一端与负电源线连接。晶粒DIEn上本文档来自技高网...

【技术保护点】
一种静电释放保护架构，其特征在于，静电释放保护架构包括多个晶粒DIE1…DIEn，其中n大于等于2；晶粒DIE1至晶粒DIEn‑1中的每个晶粒上具有虚拟电源线、正电源线、负电源线、静电释放电路、与虚拟电源线连接的用于内部键合线的第一焊盘、与负电源线连接的用于内部键合线的第二焊盘、与正电源线连接的用于连接芯片引脚的第一焊盘、与负电源线连接的用于连接芯片引脚的第二焊盘，其中，每个静电释放电路的一端与虚拟电源线连接，另一端与负电源线连接；晶粒DIEn上具有正电源线、负电源线、与负电源线连接的用于内部键合线的第二焊盘、与正电源线连接的用于连接芯片引脚的第一焊盘、与负电源线连接的用于连接芯片引脚的第二焊盘；其中，相邻晶粒之间通过内部键合线连接，该内部键合线的一端与前一个晶粒的第一用于内部键合线的焊盘连接，另一端与后一个晶粒的第二用于内部键合线的焊盘连接。

【技术特征摘要】
1.一种静电释放保护架构，其特征在于，静电释放保护架构包括多个晶粒DIE1…DIEn，其中n大于等于2；晶粒DIE1至晶粒DIEn-1中的每个晶粒上具有虚拟电源线、正电源线、负电源线、静电释放电路、与虚拟电源线连接的用于内部键合线的第一焊盘、与负电源线连接的用于内部键合线的第二焊盘、与正电源线连接的用于连接芯片引脚的第一焊盘、与负电源线连接的用于连接芯片引脚的第二焊盘，其中，每个静电释放电路的一端与虚拟电源线连接，另一端与负电源线连接；晶粒DIEn上具有正电源线、负电源线、与负电源线连接的用于内部键合线的第二焊盘、与正电源线连接的用于连接芯片引脚的第一焊盘、与负电源线连接的用于连接芯片引脚的第二焊盘；其中，相邻晶粒之间通过内部键合线连接，该内部键合线的一端与前一个晶粒的第一用于内部键合线的焊盘连接，另一端与后一个晶粒的第二用于内部键合线的焊盘连接。2.如权利要求1所述的静电释放保护架构，其特征在于，晶粒DIE1至晶粒DIEn中的每个晶粒上还具有二极管，所述二极管的两端分别与所述用于连接芯片引脚的第一、第二焊盘连接。3.如权利要求1所述的静电释放保护架构，其特征在于，晶粒DIEn可以包括静电释放电路，也可以不包括静电释放电路。4.如权利要求1所述的静电释放保护架构，其特征在于，当晶粒DIEn不包括静电释放电路，且单独封装在一个芯片上，则所述用于芯片内部键合线的第二焊盘可以连接在框架上或者连接在所述芯片的负电源引脚上。5.如权利要求1所述的静电释放保护架构，其特征在于，所述静电释放保护架构用于多芯片组...

【专利技术属性】
技术研发人员：白胜天，刑晓萍，
申请(专利权)人：中颖电子股份有限公司，
类型：发明
国别省市：上海,31