静电放电保护电路及其制作方法技术

本发明专利技术公开了一种静电放电保护电路及其制作方法，其制作方法包括提供一半导体衬底，在所述半导体衬底中形成阱；在所述阱上形成栅极；在所述阱中进行源漏区注入，形成源极和漏极；以及通过一特定掩模板对所述漏极进行ESD注入，在所述漏极下方形成ESD注入区，所述ESD注入区中两端区的注入剂量大于中间区的注入剂量。本发明专利技术通过一特定掩模板对所述漏极进行ESD注入，在所述漏极下方形成至少一ESD注入区，所述ESD注入区中两端区的注入剂量大于中间区的注入剂量，可以改善现有的静电放电保护电路中存在ESD开启不一致的现象，使其有效的提高静电放电保护能力。

Electrostatic discharge protection circuit and its making method

The invention discloses an electrostatic discharge protection circuit and its manufacturing method, the manufacturing method includes providing a semiconductor substrate, forming wells in the semiconductor substrate; forming a gate in the well; the source drain region injected in the well, form the source and drain; and through a specific mask on the drain of ESD injection, the drain at the lower part of the formation of ESD into the area, the ESD injection dose dose is higher than the middle zone at both ends of the region in the. The present invention through a specific mask on the drain ESD injection, drain under the formation of at least one ESD injection area, the area of both ends of ESD injection dose dose was more than the middle zone, can improve the ESD open the inconsistent phenomenon existing in the electrostatic discharge protection circuit, which effectively improve the ESD protection ability.

【技术实现步骤摘要】
静电放电保护电路及其制作方法
本专利技术涉及半导体制造领域，尤其涉及一种静电放电保护电路及其制作方法。
技术介绍
集成电路很容易受到静电的破坏，一般在电路的输入输出端或电源保护装置中都会设计静电保护电路以防止内部电路因受到静电而受损坏。目前，经常采用GGNMOS(GateGroundedNMOS，栅极接地N型金属氧化物半导体)作为静电释放保护电路。然而，在现有的GGNMOS电路中仍存在着一定的缺陷，如图1所示，为现有GGNMOS的结构剖面示意图，在衬底(P-Substrate)上形成一阱(P-Well)，在GGNMOS的NMOS区中，源极S和栅极G接地，拾取区(Pickup)也接地，所述拾取区通过一STI与所述NMOS区进行隔离，在每对源极S和漏极D之间寄生的NPN结与所述拾取区之间形成的电阻分别为R1、R2、R3和R4，其中每对源极S和漏极D之间寄生的NPN结称为指(finger)。由于所述NPN结与所述拾取区之间的距离不同，因此所述电阻R1、R2、R3和R4之间的关系为R1<R2<R3<R4，即所述距离越长，形成的所述电阻的电阻值越大。当发生ESD时，通过微光显微镜可以观察到，在所述NMOS区的中央部分已经开启静电放电保护，而在靠近所述拾取区的部分没有开启静电放电保护，存在少量的静电放电漏电流。这种ESD开启不一致的现象降低了GGNMOS的ESD保护能力，同时导致GGMOS电路中热量分布不均，很容易造成器件的过早老化，降低集成电路的使用寿命。因此，针对上述技术问题，有必要提供一种改进的静电放电保护电路及其制作方法。
技术实现思路
本专利技术所要解决的技术问题是提供一种静电放电保护电路及其制作方法来改善现有的静电放电保护电路中存在ESD开启不一致的现象，使其有效的提高静电放电保护能力。为解决上述技术问题，本专利技术提供的静电放电保护电路的制作方法，包括：提供一半导体衬底，在所述半导体衬底中形成阱；在所述阱上形成栅极；在所述阱中进行源漏区注入，形成源极和漏极；以及通过一特定掩模板对所述漏极进行ESD注入，在所述漏极下方形成至少一ESD注入区，所述ESD注入区中两端区域的注入剂量大于中间区域的注入剂量。可选的，所述特定掩模板上设置有若干排列的小窗口，若干所述小窗口对应所述ESD注入区，对应所述两端区域的所述小窗口的排列密度大于对应所述中间区域的所述小窗口的排列密度，其中，所述小窗口的特征尺寸小于等于所述漏极的特征尺寸的三分之一。进一步的，所述小窗口排列成沙漏形。可选的，所述特定掩模板上设置有至少一对漏斗形窗口，每个所述漏斗形窗口具有大开口端和小开口端，每个所述ESD注入区对应一对所述漏斗形窗口，在每对所述漏斗形窗口中，所述小开口端相对设置并对应所述ESD注入区的中间区域，所述大开口端相背设置并对应所述ESD注入区的两端区域。进一步的，所述ESD注入的导电类型与所述漏极的导电类型相反。可选的，所述半导体衬底为P型半导体衬底。进一步的，在所述ESD注入中，注入的离子为BF2+、B、In中的至少一种。进一步的，所述ESD注入的注入剂量为1×1013～1×1014CM-2。进一步的，所述制作方法还包括在所述阱中形成一拾取区，所述拾取区包围所述源漏区。进一步的，所述栅极为多指状结构。进一步的，所述漏极和源极间隔设置，所述多指状的栅极设置于所述漏极和源极之间。根据本专利技术的另一面，本专利技术还提供一种静电放电保护电路，所述静电放电保护电路，包括半导体衬底；阱，设置于所述半导体衬底中；栅极，设置于所述阱的表面上；源极和漏极，所述源极和漏极分别设置于所述阱中；ESD注入区，设置于所述漏极下方，且所述ESD注入区中两端区域的ESD注入的注入剂量大于中间区域的ESD注入的注入剂量。进一步的，所述ESD注入区为沙漏形。进一步的，所述ESD注入区的导电类型与所述漏极的导电类型相反。可选的，所述静电放电保护电路为GGNMOS。进一步的，所述ESD注入区的ESD注入离子为BF2+、B、In中的至少一种。进一步的，所述ESD注入区的注入剂量为1×1013～1×1014CM-2。进一步的，所述的静电放电保护电路还包括一拾取区，设置于所述阱中，且包围所述源极和漏极。进一步的，所述栅极为多指状结构。进一步的，所述漏极和源极间隔设置，所述多指状的栅极设置于所述漏极和源极之间。进一步的，在所述漏极和源极上分别设有用于静电传导的接点插头，在漏极的接点插头上连接用于与集成电路中的被保护电路进行连接的金属线。与现有技术相比，本专利技术具有以下有益效果：本专利技术在静电放电保护电路的制作方法中，通过一特定掩模板对所述漏极进行ESD注入，在所述漏极下方形成至少一ESD注入区，所述ESD注入区中两端区域的注入剂量大于中间区域的注入剂量，则仅从所述ESD注入对静电放电保护电路的影响来考虑，所述两端区域的寄生三极管的击穿电压比中间区域的寄生三极管的击穿电压要低，于是，当发生ESD时，会有所述两端区域比中间区域先开启静电放电保护的趋势。而且，通过一具有沙漏形排列的小窗口的掩模板或者具有至少一对漏斗形窗口的掩膜版可以很好的控制所述ESD注入区的注入剂量，使得所述ESD注入区为沙漏形，即所述两端区域的注入剂量到中间区域的注入剂量呈现逐渐降低的变化趋势，则仅从所述ESD注入对静电放电保护电路的影响来考虑，所述中间区域的寄生三极管的击穿电压到两端区域的寄生三极管的击穿电压呈逐渐降低的趋势，于是，当发生ESD时，会有所述两端区域比中间区域先开启静电放电保护的趋势。因此，综合现有技术中静电放电保护电路的寄生三极管与所述拾取区的电阻值分布情况，本专利技术的静电放电保护电路及其制作方法可以实现电路中所述指同时开启ESD保护的作用，提高静电放电保护电路的ESD保护能力。附图说明图1为现有技术中GGNMOS结构剖面示意图；图2为本专利技术的静电放电保护电路的制作方法的流程图；图3为本专利技术的一实施例中所述特定掩膜版的示意图；图4为本专利技术的一实施例中所述制作方法中所述ESD注入时静电放电保护电路的俯视结构图；图5为本专利技术的静电放电保护电路的俯视结构图；图6为本专利技术的静电放电保护电路中ESD注入区的两端区域的结构剖面示意图；图7为本专利技术的静电放电保护电路中ESD注入区的中间区域的结构剖面示意图；图8为本专利技术的另一实施例中所述制作方法中所述ESD注入时静电放电保护电路的的俯视结构图。具体实施方式专利技术人对现有技术进行研究发现，正是由于现有的GGNMOS电路中所述NMOS区靠近所述拾取区的部分所形成的电阻小于所述NMOS区的中间部分与所述拾取区之间形成的电阻，才导致不同的所述指不能同时开启静电放电保护。然而，在GGNMOS电路中进行ESD注入，可以使得GGNMOS中漏极和衬底之间的PN结深增加，降低漏极与衬底间的PN结耗尽区宽度，在漏极加电压时会产生更强的电势梯度，从而产生更强的漏电流，达到降低击穿电压的作用，更容易触发GGNMOS中寄生三极管的导通。专利技术人根据上述研究，提出一种静电放电保护电路及其制作方法，如图2所示，所述制作方法包括如下步骤：S1、提供一半导体衬底，在所述半导体衬底中形成阱；S2、在所述阱上形成栅极；S3、在所述阱中进行源漏区注入，形成源极和漏极；以及S本文档来自技高网...

【技术保护点】
一种静电放电保护电路的制作方法，其特征在于，包括：提供一半导体衬底，在所述半导体衬底中形成阱；在所述阱上形成栅极；在所述阱中进行源漏区注入，形成源极和漏极；以及通过一特定掩模板对所述漏极进行ESD注入，在所述漏极下方形成至少一ESD注入区，所述ESD注入区中两端区域的注入剂量大于中间区域的注入剂量。

【技术特征摘要】
1.一种静电放电保护电路的制作方法，其特征在于，包括：提供一半导体衬底，在所述半导体衬底中形成阱；在所述阱上形成栅极；在所述阱中进行源漏区注入，形成源极和漏极；以及通过一特定掩模板对所述漏极进行ESD注入，在所述漏极下方形成至少一ESD注入区，所述ESD注入区中两端区域的注入剂量大于中间区域的注入剂量。2.如权利要求1所述的制作方法，其特征在于：所述特定掩模板上设置有若干排列的小窗口，若干所述小窗口对应所述ESD注入区，对应所述两端区域的所述小窗口的排列密度大于对应所述中间区域的所述小窗口的排列密度，其中，所述小窗口的特征尺寸小于等于所述漏极的特征尺寸的三分之一。3.如权利要求2所述的制作方法，其特征在于：所述小窗口排列成沙漏形。4.如权利要求1所述的制作方法，其特征在于：所述特定掩模板上设置有至少一对漏斗形窗口，每个所述漏斗形窗口具有大开口端和小开口端，每个所述ESD注入区对应一对所述漏斗形窗口，在每对所述漏斗形窗口中，所述小开口端相对设置并对应所述ESD注入区的中间区域，所述大开口端相背设置并对应所述ESD注入区的两端区域。5.如权利要求1所述的制作方法，其特征在于：所述ESD注入的导电类型与所述漏极的导电类型相反。6.如权利要求5所述的制作方法，其特征在于：所述半导体衬底为P型半导体衬底。7.如权利要求6所述的制作方法，其特征在于：在所述ESD注入中，注入的离子为BF2+、B、In中的至少一种。8.如权利要求6所述的制作方法，其特征在于：所述ESD注入的注入剂量为1×1013～1×1014CM-2。9.如权利要求1至8中任意一项所述的制作方法，其特征在于，所述制作方法还包括在所述阱中形成一拾取区，所述拾取区包围所述源漏区。10.如权利要求9所述的制作...

【专利技术属性】
技术研发人员：甘正浩，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31