具有可变鳍片间距的垂直传输FINFET装置制造方法及图纸

本发明专利技术涉及具有可变鳍片间距的垂直传输FINFET装置，其中，一种半导体装置包括以局部可变的鳍片间距布置的多个垂直传输鳍式场效应晶体管。在该装置的第一区域内，多个第一鳍片以第一间距(d1)布置，且在该装置的第二区域内，多个第二鳍片以小于该第一间距的第二间距(d2)布置。该多个第二鳍片共享合并的源、漏及栅区，而该多个第一鳍片的源、漏及栅区未合并。

Vertical transmission FINFET device with variable fin spacing

The invention relates to a vertical transmission FINFET device with variable fin spacing, wherein a semiconductor device includes multiple vertical transmission fin field effect transistors arranged locally with variable fin spacing. In the first area of the device, a plurality of first fins are arranged at the first distance (D1), and in the second area of the device, multiple second fins are arranged in a second spacing less than the first distance (D2). The multiple second fins share the merged source, leak and gate area, while the source, leakage and gate area of the multiple first fins are not merged.

【技术实现步骤摘要】
具有可变鳍片间距的垂直传输FINFET装置
本申请通常涉及半导体装置，尤其涉及垂直传输鳍式场效应晶体管(vertical-transportfinfieldeffecttransistor；VT-FinFET)及其制造方法。
技术介绍
完全耗尽装置例如鳍式场效应晶体管(FinFET)是能够使下一代栅极长度缩小至14纳米及以下的候选装置。鳍式场效应晶体管(FinFET)提供三维架构，其中，将晶体管沟道抬升于半导体衬底的表面上方，而不是将沟道设置于该表面或在该表面下方。抬升式沟道使栅极可包覆沟道的侧面，以提供装置的改进静电控制。FinFET的制造通常运用自对准制程，以通过使用选择性蚀刻技术在衬底的表面上生产极薄的鳍片，例如10纳米厚或更小。接着，沉积栅极结构以接触各鳍片的多个表面，从而形成多栅极架构。不过，尽管该薄沟道支持装置的鲁棒控制，但其形状限制装置开启时电流的流动。在这点上，通常平行布置多个鳍片，以提供较高的驱动强度。垂直传输FET是源-漏电流沿衬底表面法线方向流动的装置。在垂直传输FinFET装置中，鳍片通过位于鳍片的相对端(也就是上下端)的源漏区定义沟道。该垂直传输场效应晶体管的一个优点是沟道长度不通过光刻定义，而是通过例如外延或层沉积等方法定义，以支持精确的尺寸控制。另一个优点是最大栅极长度不受晶体管密度或间距限制。与垂直传输FET架构相关联的一个限制是低有效沟道宽度(Weff)。与其中可增加鳍片高度以提供额外的沟道剖面的传统FinFET相比，在垂直传输结构中增加鳍片尺寸或是不利地消耗额外的实体区域，或是增加源漏极之间的距离并因此增加电阻。相应地，提供与现有电路设计兼容同时支持高驱动强度的鲁棒垂直传输FinFET制程及相关结构将是有利的。
技术实现思路
依据本申请的实施例，一种垂直传输FinFET装置包括局部可变的鳍片间距，也就是局部可变的鳍片周期性。具体地说，在该装置的分立区域内分别合并源、漏及沟道区，以形成合并架构，其中，鳍片间距小于在未合并(隔离)结构中可实现的鳍片间距。该更紧密的鳍片间距可有意义地改进逻辑电路密度、性能以及可制造性。而且，该更紧密的鳍片间距及伴随的合并架构改进相关联的电路的驱动及电容，其尤其有利于各种电路(包括反相器电路)的操作。依据各种实施例，在半导体衬底上形成半导体装置。在该半导体衬底上以第一间距(d1)布置多个第一鳍片，并以第二间距(d2)布置多个第二鳍片，以使该第一间距与该第二间距之比(d1/d2)大于1。在另外的示例实施例中，半导体装置包括以15至30纳米的间距在半导体衬底上布置的多个鳍片。源区在多个鳍片的相应第一端与该多个鳍片共同电性接触，且漏区在多个鳍片的相应第二端与该多个鳍片共同电性接触，从而在该源区及该漏区之间定义沟道区。在该沟道区的侧壁上设置栅极介电层，以及设置位于该栅极介电层上方并通过该栅极介电层与该沟道区电性隔离的栅极导体层。一种形成垂直传输半导体装置的方法包括在半导体衬底上形成多个第一鳍片及第二鳍片，以使该多个第一鳍片以第一间距(d1)布置且该多个第二鳍片以第二间距(d2)布置，其中d1>d2。形成在多个该第二鳍片的相应第一端与该多个该第二鳍片电性接触的合并源区；以及形成在多个该第二鳍片的相应第二端与该多个该第二鳍片电性接触的合并漏区。该多个第二鳍片还包括定义于该合并源区及该合并漏区之间的沟道区。附图说明下面有关本申请的具体实施例的详细说明与下面的附图结合阅读时可被最好地理解，附图中，类似的附图标记表示类似的结构，且其中：图1显示依据各种实施例具有合并的源、漏及栅区的示例垂直传输鳍式场效应晶体管的简化示意图；图2显示具有隔离的源/漏区及栅极堆叠的垂直传输场效应晶体管；图3显示结合各种实施例用以制造垂直传输场效应晶体管的示例半导体衬底；图4显示自半导体衬底的半导体层延伸的设有硬掩膜覆盖层的多个鳍片的示意图；图5显示在该鳍片侧壁上形成牺牲间隙壁层；图6显示在邻近该鳍片的该半导体衬底内形成自对准外延漏区；图7显示在该鳍片的侧壁上方以及上下介电间隙壁层之间形成共享栅极堆叠；图8显示移除该硬掩膜覆盖层并形成与多个鳍片的上表面接触的合并源区；图9显示包括第一装置区域(包括具有隔离的源、栅及漏区的以第一间距隔开的鳍片)以及第二装置区域(包括具有合并的源、栅及漏区的以小于该第一间距的第二间距隔开的鳍片)的混合晶体管架构的示意剖视图；以及图10显示图9的混合晶体管架构沿线X-X的平面视图。具体实施方式现在将详细讨论有关本申请的专利技术主题的各种实施例，其中一些实施例被显示于附图中。附图中相同的附图标记将用以表示相同或类似的部件。本申请的实施例通常涉及半导体装置的制造，尤其涉及垂直传输鳍式场效应晶体管(V-FinFET)的制造。示例装置包括具有合并的源、漏及栅区的垂直传输鳍式场效应晶体管。该源、漏及栅极的合并消除了在相邻栅极之间保持间隔的需要，以支持传统的隔离装置无法实现的鳍片间距以及随之的Weff密度。请参照图1，依据各种实施例的半导体装置包括衬底100，在其上形成有多个鳍片300。合并源漏区500、600分别在鳍片300的相对端与鳍片300接触，而合并栅极堆叠400接触鳍片300的侧壁，以在该源漏区之间定义沟道区。在图1的几何结构中，鳍片300平行布置于合并源区500与合并漏区600之间。相比之下，图2中显示传统的装置。图2的装置包括垂直鳍片结构，该垂直鳍片结构具有设于半导体衬底10的隔离层12上的多个鳍片30，该半导体衬底包括支撑衬底11。各鳍片30包括隔离、独立的栅极堆叠40以及隔离、独立的源/漏区50。鳍片30串联布置于源/漏区50之间。应当了解，由于图1的装置中的栅极堆叠400在多个鳍片300上合并，因此该合并架构相较图2的未合并、隔离架构，垂直鳍片间距(d)可较小且相关联的有效宽度(Weff)可显著较大。这允许逻辑电路密度显著增加，其直接有利于装置速度。依据各种实施例，传统的未合并V-FinFET架构的鳍片间距(d)与当前揭示的合并结构的鳍片间距之比大于1，也就是1.5、2、2.5或3，包括在任意上述值之间的范围。通过消除在相邻栅极之间保持间隔的需要可至少部分实现更紧密的间距。现在请参照图3至8，该些附图与下面的说明一起提供用以制造图1的合并装置架构的示例方法。请参照图3，可使用半导体衬底100来形成晶体管架构。半导体衬底100可为半导体材料例如硅或含硅材料，包括块体衬底。含硅材料包括但不限于单晶硅、多晶硅、单晶硅锗(SiGe)、多晶硅锗、碳掺杂硅(Si:C)、非晶硅，以及其组合及多层。示例硅衬底包括绝缘体上硅(silicon-on-insulator；SOI)衬底、蓝宝石上硅(silicon-on-sapphire；SOS)衬底，以及类似物。本文中所使用的术语“单晶”是指结晶固体，其中，整个样本的晶格至该样本的边缘基本连续且基本不断裂，基本没有晶界。衬底100不限于含硅材料，因为衬底100可包括其它半导体材料，包括Ge及复合半导体，例如GaAs、InAs以及其它类似半导体。在所示实施例中，衬底100为绝缘体上半导体(semiconductor-on-insulator；SOI)衬底且自下而上包括支撑衬底110、隔离层120，以及本文档来自技高网...

【技术保护点】
一种垂直传输FinFET装置，包括：半导体衬底；多个第一鳍片，在该半导体衬底上以第一间距(d1)布置；以及多个第二鳍片，在该半导体衬底上以第二间距(d2)布置，其中，该第一间距与该第二间距之比(d1/d2)大于1。

【技术特征摘要】
2016.07.07 US 15/204,2591.一种垂直传输FinFET装置，包括：半导体衬底；多个第一鳍片，在该半导体衬底上以第一间距(d1)布置；以及多个第二鳍片，在该半导体衬底上以第二间距(d2)布置，其中，该第一间距与该第二间距之比(d1/d2)大于1。2.如权利要求1所述的垂直传输FinFET装置，其中，该第一间距与该第二间距之比(d1/d2)在从1.5至3的范围内变化。3.如权利要求1所述的垂直传输FinFET装置，其中，该第一间距与该第二间距之比(d1/d2)为2。4.如权利要求1所述的垂直传输FinFET装置，其中，该第一间距(d1)在从40至100纳米的范围内变化且该第二间距(d2)在从15至30纳米的范围内变化。5.如权利要求1所述的垂直传输FinFET装置，还包括在该多个第二鳍片的相应第一端与该多个第二鳍片共同电性接触的源区以及在该多个第二鳍片的相应第二端与该多个第二鳍片共同电性接触的漏区，该多个第二鳍片分别还包括位于该源区及该漏区之间的沟道区。6.如权利要求5所述的垂直传输FinFET装置，还包括：栅极介电层，位于该沟道区的侧壁上；以及共享栅极导体层，设于该栅极介电层上方并通过该栅极介电层与该沟道区电性隔离。7.如权利要求1所述的垂直传输FinFET装置，其中，该多个第二鳍片包括至少5个鳍片。8.如权利要求1所述的垂直传输FinFET装置，还包括多个源区，分别在该多个第一鳍片的相应第一端与该多个第一鳍片电性接触。9.如权利要求1所述的垂直传输FinFET装置，还包括：栅极介电层，邻近相应源区位于各该多个第一鳍片的侧壁上；以及栅极导体层，设于该栅极介电层上方并通过该栅极介电层与该鳍片电性隔离。10.一种垂...

【专利技术属性】
技术研发人员：布兰特·安德森，爱德华·J·诺瓦克，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：开曼群岛,KY