一种pcell验证中连接性检查的方法技术

本发明专利技术涉及集成电路辅助设计软件工具中Pcell开发及验证领域。对应集成电路芯片制造的每种工艺，都需要开发一套Pcell(可变参数单元)，以便进行芯片电路和版图的设计。Pcell开发必须保证Schematic和Layout两者在连接性上是一致的，这样才能保证芯片的电路图和版图工作的一致性。本发明专利技术提出一种验证Pcell连接性的方法，基于Cadence芯片设计工具提供的Skill语言，通过计算机程序读入连接层定义和参数列表，生成一组并行连接的例化Pcell，并对它们进行LVS比对检查。其中特别处理了衬底连接性及PinSwap问题。

【技术实现步骤摘要】
一种pcell验证中连接性检查的方法
本专利技术涉及集成电路辅助设计软件工具中Pcell开发及验证领域。
技术介绍
对应集成电路芯片制造的每种工艺，都需要开发一套Pcell(可变参数单元)，以便进行芯片电路和版图的设计。内容上，Pcell包括Mos管、电阻、电容、二极管等。格式上，每种Pcell都需要有Schematic和Layout两种格式，分别应用于电路原理图设计和芯片版图设计。Pcell开发必须保证Schematic和Layout两者在连接性上是一致的，这样才能保证芯片的电路图和版图工作的一致性，保证芯片设计的完整。由于Pcell开发内容多，工作量大，手工验证其连接性需要花费大量的人力和时间。本文提出一种验证Pcell连接性的方法，基于Cadence芯片设计工具提供的Skill语言，适用于通过软件自动化连接性验证过程。
技术实现思路
本专利技术要解决的技术问题是验证Pcell连接性。首先，定义工艺的连接层信息，例如，ConnectLayer：M1MV1M2MV2M3MV3M4MV4M5MV5M6MV6M7ConnectLayer：NWNPLUSACTCTM1ConnectLayer：PW_virtual_layerPPLUSACTCTM1ConnectLayer：GATE第一行定义金属层连接信息，从M1到顶层金属M7，之间通过MVn过孔连接。第二行定义N型器件连接层信息。第三行定义P型器件连接层信息。第四行定义Poly层连接信息。程序在读入上述信息后，将自动对所有层进行有效组合排序，生成如下3种连接信息，覆盖所有的连接情况：NWNPLUSACTCTM1MV1M2MV2M3MV3M4MV4M5MV5M6MV6M7PW_virtual_layerPPLUSACTCTM1MV1M2MV2M3MV3M4MV4M5MV5M6MV6M7GATE之后，针对每个要检验的Pcell，定义其参数取值列表。例如，[NCH]w＝780n0.1u0.3ul＝0.15u0.2u0.25um＝12程序根据如上的参数列表进行全组合排列，生成如下共18组NCH例化器件，#1：(w＝780n，l＝0.15u，m＝1)#2：(w＝0.1u，l＝0.15u，m＝1)#3：(w＝0.3u，l＝0.15u，m＝1)#4：(w＝780n，l＝0.2u，m＝1)#5：(w＝0.1u，l＝0.2u，m＝1)#6：(w＝0.3u，l＝0.2u，m＝1)#7：(w＝780n，l＝0.25u，m＝1)#8：(w＝0.1u，l＝0.25u，m＝1)#9：(w＝0.3u，l＝0.25u，m＝1)#10：(w＝780n，l＝0.15u，m＝2)#11：(w＝0.1u，l＝0.15u，m＝2)#12：(w＝0.3u，l＝0.15u，m＝2)#13：(w＝780n，l＝0.2u，m＝2)#14：(w＝0.1u，l＝0.2u，m＝2)#15：(w＝0.3u，l＝0.2u，m＝2)#16：(w＝780n，l＝0.25u，m＝2)#17：(w＝0.1u，l＝0.25u，m＝2)#18：(w＝0.3u，l＝0.25u，m＝2)然后程序对每个例化器件进行并行连接，即将每个端口连接到对应名字的线网上，例如G端连接到线网G，S端连接到线网S，D端连接到线网D，等等。对于Schematic，连接只要使用Skill标注好线网名即可，对于Layout，除了标注线网名，还需要使用Skill增加从端口图形所在层到顶层金属M7的连接图形才能使连接有效。程序根据配置文件中的ConnectLayer来完成Layout端口连接，例如一个端口有两个Pin图形，ACT和CT，则程序使用CT图形作为连接层(采用端口中图形层排序最高的层可以避免短路)，再在该图形上依次增加M1MV1M2MV2M3MV3M4MV4M5MV5M6MV6图形，直到M7，这样就生成了从CT到M7的有效连接。在layout的构造中，有3种关于衬底的连接问题需要考虑：1)大多数工艺中，NMOS的B端直接使用晶圆片的衬底，没有显示的端口定义，如果把它直接和Schematic做对比，结果不匹配。为此，在配置文件中定义如下语句：SubstractLayer：PW_virtual_layer程序根据这个层定义，对每个NMOS在其边框的右下角增加一个PW_virtual_layer层的小矩形作为B端，再根据ConnectLayer生成端口连接。2)有些工艺在NMOS的B端使用一个虚拟的层，PDK_layer。由于这个层没有连接关系，所以不能直接通过它来连接。为此在配置文件中增加如下设置：IgnoreBulkLayer：PDK_layer程序根据这个设置对每个器件做判断，如果其B端的图形用到了这个虚拟层，并且B端没有其它的图形层，则认为B端没有端口，按照1)的方式在单元的右下角添加PW_virtual_layer，完成B端连接。3)有些工艺的PMOS器件的B端图形NW画得太小，没有把器件内其它所有图形都包围在内，如图3左侧，如果直接连接该端口，会导致NW上添加的小图形与其它图形有重叠从而造成短路。这种情况下，程序把该NW图形做一个扩展操作，使其扩大到包含其它所有图形的一个大矩形，并且比原来所有图形的外边框大一定距离，以使连接图形不与原来的任何图形有重叠和相邻，如图3右侧。相应在配置文件中增加一个EnlargeBulkLayer语句，例如：EnlargeBulkLayer：NWHVNWLVHW表示NW，HVNW，LVHW三个层做为端口时需要进行扩展操作。最后，程序对Schematic和Layout进行LVS(LayoutvsSchematic)比较，即比较Layout和Schematic两者是否从图的角度来说是同构的。如果LVS比较正确，则说明被检验的Pcell在连接性上是正确的。在Pcell连接性检查中，还有一种情况需要考虑，即如果MOS管的G端和S/D端在Layout中标注反了，G端杯标注成S/D，而S/D端杯标注成G。这种情况不能通过LVS检测出来。本专利技术利用MOS管在M参数大于1时的并联特性(即M个MOS管通过共享S/D形成并联结构)来检查这种PinSwap的情况。当M个MOS管并联时，其Pcell有1个S端，1个D端，M个G端。程序检查这些MOS器件，如果G端端口数不多于S/D端，则认为该MOS存在PinSwap问题。附图说明图1：Pcell连结性检查流程图。图2：增加衬底端口图形示例。左侧是没有衬底端口的NCH器件，右下角是增加的衬底端口图形，它位于NCH器件外边框的外部。图3：扩展衬底端口图形示例。左侧是原始Pcell，NW端口被包含在器件内部。右侧是扩展后的结果，使NW图形包含器件内所有其它图形。具体实施方式：参见附图1：第1步：读入连接层定义信息。一个典型的配置文件如下：ConnectLayer：M1MV1M2MV2M3MV3M4MV4M5MV5M6MV6M7ConnectLayer：NWNPLUSACTCTM1ConnectLayer：PW_virtual_layerPPLUSACTCTM1ConnectLayer：GATESubstractLayer：PW_virtual_layerIgnoreBulkLayer：PD本文档来自技高网...

【技术保护点】
一种Pcell验证中连接性检查的方法，定义连接层时采用分类方法，分别定义Metal，N型，P型，Poly的4类连接方式，从而可以对所有层都进行有效排序。

【技术特征摘要】
1.一种Pcell验证中连接性检查的方法，定义连接层时采用分类方法，分别定义Metal，N型，P型，Poly的4类连接方式，从而可以对所有层都进行有效排序。2.衬底连接关系自动生成方法，对每个Mos增加衬底端口图形，引入了Ign...

【专利技术属性】
技术研发人员：王勇，侯劲松，张萍，李宁，
申请(专利权)人：天津蓝海微科技有限公司，
类型：发明
国别省市：天津,12