一种晶圆级芯片堆叠中基于几何坐标进行网表自动连接的方法技术

本发明专利技术涉及集成电路辅助设计软件领域。3D IC设计中，晶圆级芯片堆叠在一起，通过Tsv(Through Silicon Vias通过硅通孔)技术互连；2.5D IC设计中，芯片堆叠在Interposer(中介层)上，通过Interposer实现互连；目前在IC辅助设计软件中，可对每个独立的芯片生成一个独立的网表，但这些独立的网表还需要连接成一个总的网表来进行仿真或者做LVS检查。本发明专利技术提出一种基于几何坐标进行网表自动连接的方法，可以有效解决总网表生成的问题，该方法分4个步骤：1、通过配置文件描述芯片堆叠结构；2、提取每个芯片，Tsv，和Interposer的节点图形坐标；3、根据几何坐标归并所有连接的端口和节点，生成互连线网；4、生成芯片堆叠总网表。生成芯片堆叠总网表。生成芯片堆叠总网表。

【技术实现步骤摘要】
一种晶圆级芯片堆叠中基于几何坐标进行网表自动连接的方法


[0001]本专利技术涉及集成电路辅助设计软件领域。

技术介绍

[0002]3D IC设计中，晶圆级芯片堆叠在一起，通过Tsv(Through Silicon Vias通过硅通孔)技术互连(如图1)。2.5D IC设计中，芯片堆叠在Interposer(中介层)上，通过Interposer实现互连(如图2)。目前在IC辅助设计软件中，可对每个独立的芯片生成一个独立的网表，但这些独立的网表还需要连接成一个总的网表来进行仿真或者做LVS检查。本专利技术提出一种基于几何坐标进行网表自动连接的方法，可以有效解决总网表生成的问题。
[0003]已有技术中，针对多个网表自动连接的方法都是基于线网名进行自动连接，但是，用户并不能保证每个芯片端口都标有线网名。如果用户没有标注线网名，则该方法失效，无法把没有标注线网名的端口连接。本专利技术通过几何坐标对应的方式解决了没有线网名条件下进行自动连接的难点。

技术实现思路

[0004]晶圆级芯片堆叠中一种基于几何坐标进行网表自动连接的方法，分4个步骤：1、通过配置文件描述芯片堆叠结构；2、提取每个芯片，Tsv，和Interposer的节点图形坐标；3、根据几何坐标归并所有连接的端口和节点，生成互连线网；4、生成芯片堆叠总网表。
[0005]第一步：通过配置文件描述芯片堆叠结构：
[0006]对于一个3D芯片堆叠，定义配置文件如下(举例)：
[0007][0008][0009]第一行定义了芯片堆叠的顺序，从顶到下依次为Circuit1，Circuit2，和Circuit3，如图1所示。
[0010]Circuit1 TopCell定义电路1的顶层单元名。Circuit1 Netlist和Circuit1 Layout 分别定义电路1的RC网表(SPICE格式)和版图数据(GDS格式)。Circuit1 TopLayer 和Circuit1 BottomLayer分别定义电路1和Tsv层连接的上下层。
[0011]Circuit2是Tsv层。其中Circuit2 TopCell定义Tsv电路的顶层单元名。Circuit2Netlist和Circuit2 Layout分别定义Tsv电路的RC网表(SPICE格式)和版图数据(GDS 格式)。Circuit2 LinkLayer定义Tsv电路和上下芯片电路的连接层。
[0012]Circuit3 TopCell定义电路1的顶层单元名。Circuit3 Netlist和Circuit3 Layout 分别定义电路3的RC网表(SPICE格式)和版图数据(GDS格式)。Circuit3 TopLayer 和Circuit3 BottomLayer分别定义电路3和Tsv层连接的上下层。
[0013]本例中，Circuit1和Circuit2是同一款电路设计，只不过在芯片堆叠中使用了两次，一个在Tsv上面，使用BottomLayer和Tsv相连，一个在Tsv下面，使用TopLayer 和Tsv相连。
[0014]对于一个2.5D芯片堆叠，定义配置文件如下(举例)：
[0015][0016][0017]前4行定义了芯片堆叠的结构(如图2所示)。其中Interposer层是电路link1，它的上面有两处堆叠，一处在(0，0)，是两个chip1芯片的3D堆叠，另一处在(300，0)，是一个chip1芯片。在link1的下面还有一个chip1芯片，位于(300，200)。
[0018]chip1 TopCell定义电路1的顶层单元名。chip1 Netlist和chip1 Layout分别定义电路1的RC网表(SPICE格式)和版图数据(GDS格式)。chip1 TopLayer和chip1BottomLayer分别定义电路1和Interposer层连接的上下层。
[0019]link1是Interposer层。其中link1 TopCell定义Interposer电路的顶层单元名。 link1 Netlist和link1 Layout分别定义Interposer电路的RC网表(SPICE格式)和版图数据(GDS格式)。link1 TopLayer和link1 BottomLayer分别定义Interposer电路和上下芯片电路的连接层。
[0020]本例中chip1被使用了3次，其中Interposer下方的一个通过TopLayer和 Interposer的BottomLayer相连，Interposer上方的两个通过BottomLayer和 Interposer的TopLayer相连。
[0021]第二步：提取每个芯片，Tsv，和Interposer的节点图形坐标
[0022]无论是Chip，Tsv，还是Interposer电路，都按如下方式提取pin：
[0023]从spf文件中提取电路的pin列表，举例如下：
[0024].SUBCKT NoLayerM4substrate_plate B6 B4 B1 B7 A B2 B8 B5 B3 single sub m4a m4c m4b m4d
[0025]从gds文件中提取电路用于连接的pin和node的图形，TopLayer和BottomLayer 分别提取。举例如下：
[0026]TopLayer提取的pin和node如下(其中包括pin B6 B4 B1 B7 A B2 B8 B5 B3 single，以及node 0
‑
5，9
‑
10，14
‑
15，19
‑
24。pin m4a m4c m4b m4d不用于连接，所以gds中
没有对应的连接图形)：
[0027]0 (10012，17453) (17012，17453) (17012，24453) (10012，24453)
[0028]1 (10012，31453) (17012，31453) (17012，38453) (10012，38453)
[0029]2 (10012，45453) (17012，45453) (17012，52453) (10012，52453)
[0030]3 (10012，59453) (17012，59453) (17012，66453) (10012，66453)
[0031]4 (10012，73453) (17012，73453) (17012，80453) (10012，80453)
[0032]5 (24012，17453) (31012，17453) (31012，24453) (24012，24453)
[0033]B6 (24012，31453) (31012，31453) (31012，38453) (24012，38453)
[0034]B4 (24012，45453) (310本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种晶圆级芯片堆叠中基于几何坐标进行网表自动连接的方法，其特征在于：第1步：通过配置文件描述3D/2.5D芯片堆叠结构；第2步：提取每个芯片，Tsv(通过...

【专利技术属性】
技术研发人员：王勇，侯劲松，张萍，李宁，
申请(专利权)人：天津蓝海微科技有限公司，
类型：发明
国别省市：