复用延迟线的高精度数字延时锁相环制造技术

复用延迟线的高精度数字延时锁相环，涉及集成电路技术，本发明专利技术包括延迟锁定环和时钟网络，所述延迟锁定环包括下述部分：二选一选择器，计数器，启动/停止控制器，延迟线，包括至少3个串联的延迟单元，每个延迟单元的输出端都分别连接到时钟选择器，每个延迟单元的输出端还分别连接编码器；编码器，其输出端连接到时钟选择器的控制端，时钟选择器，其输出端连接到时钟网络。本发明专利技术能够有效减少DLL消耗的硅面积。

【技术实现步骤摘要】
复用延迟线的高精度数字延时锁相环
本专利技术涉及集成电路

技术介绍
IC和电子系统都使用时钟信号来控制时序。具有用于使目标时钟信号与输入时钟信号同步的电路和方法，使得各种IC的目的地时钟信号可以通过将每个目的地时钟信号同步到公共输入时钟信号来实现同步。这种时钟同步过程通常使用锁相环(PLL)或延迟锁定环(DLL)来执行。然而，已知的PLL和DLL消耗大量的硅面积。此外，已知的DLL需要许多输入时钟周期来“锁定”，即将目的地时钟信号同步到输入时钟信号，同时也需要较大的硅面积。由于这些原因中的一个或多个，期望提供一种使用相当简单的电路的延迟锁定环路电路和方法，其消耗相对少量的硅面积并在几个时钟周期内锁定。
技术实现思路
本专利技术所要解决的技术问题是，提供一种能够快速实现时钟同步的复用延迟线的高精度数字延时锁相环。本专利技术解决所述技术问题采用的技术方案是，复用延迟线的高精度数字延时锁相环，包括延迟锁定环和时钟网络，其特征在于，所述延迟锁定环包括下述部分：二选一选择器，其第一输入端接时钟信号输入端，第一输入端还连接到时钟选择器，其输出端连接到延迟线；计数器，计数器在经过预定数量的时钟周期之后提供状态信号DONE。其第一输入端连接使能信号输入端，其第二输入端接二选一选择器的控制端，其输出端用于输出DONE信号，表示数字延时锁相环电路完成锁相功能；启动/停止控制器，其第一输入端接时钟信号输入端，其第二输入端接使能信号输入端，其第三输入端接反馈时钟信号，其启动信号输出端接二选一选择器的第二输入端，其停止信号输出端接二选一选择器的控制端和编码器的控制端；延迟线，延迟线由一系列延迟单元构成，每个延迟单元的输出端都分别连接到时钟选择器，每个延迟单元的输出端还分别连接编码器；编码器，其输入端连接延迟线的各延迟单元输出，使能输入端接启动停止器的停止信号，输出端连接到时钟选择器的地址输入端；时钟选择器，其输入端连接延迟线的各延迟单元输出，地址输入端接编码器输出端，其输出端连接到时钟网络。进一步的，所述启动/停止控制器包括第一D触发器和第二D触发器。第一D触发器的C端接时钟信号输入端，D端接高电平，Q端接一个反相器，反相器的输出端为停止信号输出端，R端接第二D触发器的QB端；第二D触发器的D端接高电平，C端接接时钟网络的输出，R端接使能信号输入端，Q端作为启动信号输出端。本专利技术的有益效果是，一旦两个时钟同步，除非输入时钟信号的频率改变，否则不需要重新同步，从而减少同步全局和本地时钟所需的时钟周期数。同时，相对于现有的DLL电路结构，本专利技术复用了延迟线，能够有效减少DLL消耗的硅面积。虽然反馈时钟信号可能不会与输入时钟信号精确地同步(与测量的延迟相比，取决于单位延迟的粒度的准确度)，但是两个时钟信号之间的偏移量随时间而不变，而不需要进行随后的调整。附图说明图1为数字延迟锁相环基本结构示意图。图2为根据本专利技术的DLL电路框图。图3为启动/停止控制电路的框图。图4为启动/停止控制电路的时序示意图。具体实施方式参见图1～3。本专利技术提出的数字延迟线电路包括：延迟线电路，计数器，启动/停止控制器，编码器，时钟选择器。本专利技术采用复用延迟线的方法，有效地减少了DLL消耗的硅面积。图2是使用本专利技术DLL电路同步两个时钟信号的简单框图。DLL电路包括延迟线，时钟选择器，时钟网络(通常位于DLL外部)和编码器。启用/禁用控制信号DLL_EN提供启动/停止控制电路的复位功能。输入时钟信号CLKIN首先直接驱动时钟选择器以得到输出时钟CLKOUT，输出时钟经过时钟网络后反馈到启动/停止控制器，启动/停止控制器输出START信号和STOPB信号，START信号经过二选一选择器驱动延迟线，STOPB信号控制二选一选择器的状态，编码器对有效延迟单元进行编码从而控制时钟多路选择器，二选一选择器使得CLKIN通过，CLKIN将驱动延迟线，延迟线基于输入时钟信号CLKIN向时钟多路选择器提供多个中间时钟信号(CLK0，CLK1，...，CLKn)，时钟多路选择器根据编码器选择特定的中间时钟信号，从而实现了时钟对准。当STOPB信号稳定一定时间使得计数器计数完成则输出DONE信号。延迟线包括一系列延迟单元，每个延迟单元具有一个“基本单位延迟”的延迟。时钟选择器选择经过必要附加延迟的中间时钟信号，以使反馈时钟信号FBCLK与输入时钟信号CLKIN同步。图3所示的启动/停止控制电路，输出控制信号STOPB和START控制延迟线和编码器。启动/停止控制电路包括两个D触发器，每个触发器数据输入端耦合到电源VDD。第一触发器由第二触发器的QB输出信号复位。因此，当提供START信号的第二触发器中存储的值变高时，提供STOPB信号的第一触发器中存储的值在输入时钟信号CLKIN的下一个上升沿变高。两个触发器继续存储一个高值，直到复位。如图4所示，在图3的启动/停止控制电路中，在FBCLK信号的第一个上升沿，START信号变为高电平，并同时使提供STOPB信号的触发器复位，STOP信号保持低电平(即STOPB信号保持为高电平)。在CLKIN信号的下一个上升沿，STOP信号变为高电平，此时START和STOP信号保持高电平，直到电路复位为止。当START信号变为高电平时，编码器初始化，二选一选择器MUX选择通过START信号，START高电平沿着延迟线传播。当STOP信号变高时，延迟线停止START信号的传输，同时也用于锁定解码器。因此，通过START和STOP信号的上升沿之间的差值来测量信号FBCLK变高和CLKIN变高之间的延迟Tm。在Tm时间之内，START信号的高电平沿着延迟线传播，当STOP信号变高时，延迟线停止START信号的传输。编码器对输出为高电平延迟单元进行编码，并将编码结果输出到时钟选择器的地址输入端，时钟选择器选择最后一个为高电平的延迟单元作为输入。到此，已经正确将合适的延迟量Tm加入到了延迟线中，实现了时间对准。本文档来自技高网...

【技术保护点】
复用延迟线的高精度数字延时锁相环，包括延迟锁定环和时钟网络，其特征在于，所述延迟锁定环包括下述部分：二选一选择器，其第一输入端接时钟信号输入端，第一输入端还连接到时钟选择器，其输出端连接到延迟线；计数器，其第一输入端连接使能信号输入端，其第二输入端接二选一选择器的控制端，其输出端用于输出DONE信号，表示数字延时锁相环电路完成锁相功能；启动/停止控制器，其第一输入端接时钟信号输入端，其第二输入端接使能信号输入端，其第三输入端接时钟网络的输出，其启动信号输出端接二选一选择器的第二输入端，其停止信号输出端接二选一选择器的控制端和编码器的控制端；延迟线，包括至少3个串联的延迟单元，每个延迟单元的输出端都分别连接到时钟选择器，每个延迟单元的输出端还分别连接编码器；编码器，其输出端连接到时钟选择器的控制端，时钟选择器，其输出端连接到时钟网络。

【技术特征摘要】
1.复用延迟线的高精度数字延时锁相环，包括延迟锁定环和时钟网络，其特征在于，所述延迟锁定环包括下述部分：二选一选择器，其第一输入端接时钟信号输入端，第一输入端还连接到时钟选择器，其输出端连接到延迟线；计数器，其第一输入端连接使能信号输入端，其第二输入端接二选一选择器的控制端，其输出端用于输出DONE信号，表示数字延时锁相环电路完成锁相功能；启动/停止控制器，其第一输入端接时钟信号输入端，其第二输入端接使能信号输入端，其第三输入端接时钟网络的输出，其启动信号输出端接二选一选择器的第二输入端，其停止信号输出端接二选一选择器的控制端和编码器的控制...

【专利技术属性】
技术研发人员：张文国，李正杰，李显军，曹敬，熊宣淋，
申请(专利权)人：成都华微电子科技有限公司，
类型：发明
国别省市：四川,51