阵列基板制造技术

本公开提供一种阵列基板，包括基板、多条第一信号线、多个子像素、多条参考电位线、多个第一接合垫、多个第二接合垫、多条第一扇出线、多条第二扇出线、多条第一连接线、多条第二连接线与第一参考电位线。最靠近第二接合垫的第一连接线与最靠近第一接合垫的第二连接线之间具有容置空间。第一参考电位线位于容置空间，且电性连接于参考电位线。本公开提供的阵列基板可以提高显示面板的显示品质。

Array substrate

The present invention provides an array substrate including a substrate, a plurality of first signal lines, a plurality of sub pixels, a plurality of reference potential line, a plurality of first bonding pads, a plurality of second bonding pads, a plurality of first fan outlet, a plurality of second fan outlet, a plurality of first connection lines, a plurality of first and second connection line reference potential line. The first connecting line closest to the second joint pad has a capacitive space between the second connection lines closest to the first joint pad. The first reference potential line is located in the capacitive space, and the electrical property is connected to the reference potential line. The array substrate provided by the public can improve the display quality of the display panel.

【技术实现步骤摘要】
阵列基板
本专利技术涉及一种阵列基板，且特别涉及一种包含参考电位线的阵列基板。
技术介绍
随着时代的进展，市场对显示面板的分辨率的要求越来越高。为了获得更高分辨率的显示面板，必须要提高数据线的密集度。然而，过于密集的数据线导致其他的信号线没有足够的空间可以设置。再者，显示面板的分辨率可能因为显示面板中阵列基板的线路布局困难或空间不足而无法提升。
技术实现思路
本专利技术提供一种阵列基板，能够增加阵列基板(例如：显示面板中的阵列基板)周边区空间的利用率。更甚者，因周边区空间的利用率(例如：空置空间)增加，可使得阵列基板(例如：显示面板中的阵列基板)于超高分辨率(例如：8K或16K)时，仍可让阵列基板(例如：显示面板中的阵列基板)子像素所需要的线路设置于阵列基板(例如：显示面板中的阵列基板)上。本专利技术的至少一实施例提供一种阵列基板，包括基板、多条第一信号线、多个子像素、多条参考电位线、第一接合垫群、第二接合垫群、多条第一扇出线、多条第二扇出线、多条第一连接线、多条第二连接线与第一参考电位线。基板具有主动区以及位于主动区至少一侧的周边区。多条第一信号线、多个子像素以及多条参考电位线位于主动区。多个子像素分别电性连接至第一信号线。第一接合垫群、第二接合垫群、多条第一扇出线以及多条第二扇出线位于周边区。第一接合垫群具有多个第一接合垫。第二接合垫群具有多个第二接合垫。多条第一扇出线与多条第二扇出线分别电性连接至第一接合垫与第二接合垫。多条第一连接线电性连接第一扇出线至对应的第一信号线。多条第二连接线电性连接第二扇出线至对应的第一信号线。最靠近第二接合垫的第一连接线与最靠近第一接合垫的第二连接线之间具有一容置空间。第一参考电位线位于容置空间，且电性连接于参考电位线。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合说明书附图作详细说明如下。附图说明图1A是依照本专利技术的一实施例的一种阵列基板的示意图。图1B是沿图1A的线AA’的剖面示意图。图1C是图1A的局部电路布局图。图2是依照本专利技术的一实施例的一种阵列基板的示意图。图3是图1A与图2子像素的电路布局示意图。附图标记说明：1、2：阵列基板110、210：驱动电路120、220：接合垫群122、222：接合垫130、230：扇出线140、240：连接线140A、240A：连接部140B、240B：延伸部140C、240C：转折部142、144、146、242、244、246：转折角150、250：电子元件152、252、324B、R12、R22：接触窗310：第一信号线322：第一参考电位线3221：连接分支3222：汇流线324A：传导结构326：第二参考电位线328：参考电位线332：第一导线334：第二导线336：第三导线340：第二信号线A、W：距离AA：主动区B、D：间距C：容置空间I1、I2：绝缘层L1、L2、L3、L4：扇出宽度O1、O2、O3、O4：开口R1、R2：修复线R11、R21：第一部分R13、R23：第二部分RA：周边区SB：基板SPX：子像素SPX1：第一像素电极SPX2：第二像素电极T1、T2、T3：主动元件TD：共用电压信号TP1、TP2：接合垫Clc1、Clc2：液晶电容Cst1、Cst2：储存电容具体实施方式以下将以附图公开本专利技术的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本专利技术。也就是说，在本专利技术部分实施方式中，这些实务上的细节是非必要的。此外，为简化附图起见，一些现有惯用的结构与元件在附图中将以简单示意的方式为之。在整个说明书中，相同的附图标记表示相同的元件。本文所使用的“连接”指两元件之间没有一个或多个居间元件，即“直接连接”。“电性连接”指两元件之间可为“直接连接”与“间接连接”，即两元件之间可具有一个或多个居间元件。应当理解，尽管术语“第一”与“第二”等在本文中可以用于描述各种元件、部件、区域、层及/或部分，但是这些元件、部件、区域、及/或部分不应受这些术语的限制。这些术语仅用于将一个元件、部件、区域、层或部分与另一个元件、部件、区域、层或部分区分开。因此，下面讨论的“第一元件”、“部件”、“区域”、“层”、或“部分”可以被称为第二元件、部件、区域、层或部分而不脱离本文的教导。这里使用的术语仅仅是为了描述特定实施例的目的，而不是限制性的。如本文所使用的，除非内容清楚地指示，否则单数形式“一”、“一个”和“该”旨在包括多个形式，包括“至少一个”。“或”表示“及/或”。如本文所使用的，术语“及/或”包括一个或多个相关所列项目的任何和所有组合。还应当理解，当在本说明书中使用时，术语“包括”及/或“包括”指定所述特征、区域、整体、步骤、操作、元件的存在及/或部件，但不排除一个或多个其它特征、区域整体、步骤、操作、元件、部件及/或其组合的存在或添加。此外，诸如“下”或“底部”和“上”或“顶部”的相对术语可在本文中用于描述一个元件与另一元件的关系，如图所示。应当理解，相对术语旨在包括除了图中所示的方位之外的装置的不同方位。例如，如果一个附图中的装置翻转，则被描述为在其他元件的“下”侧的元件将被定向在其他元件的“上”侧。因此，示例性术语“下”可以包括“下”和“上”的取向，取决于附图的特定取向。类似地，如果一个附图中的装置翻转，则被描述为在其它元件“下方”或“下方”的元件将被定向为在其它元件“上方”。因此，示例性术语“下面”或“下面”可以包括上方和下方的取向。本文使用的“约”或“实质上”包括所述值和在本领域普通技术人员确定的特定值的可接受的偏差范围内的平均值，考虑到所讨论的测量和与测量相关的误差的特定数量(即，测量系统的限制)。例如，“约”可以表示在所述值的一个或多个标准偏差内，或±30％、±20％、±10％、±5％内。再者，本文使用的“约”或“实质上”可依光学性质、蚀刻性质或其它性质，来选择较可接受的偏差范围或标准偏差，而可不用一个标准偏差适用全部性质。本文使用的“第一导电膜层”、“第二导电膜层”与“第三导电膜层”分别指于不同道制程所形成。“第一导电膜层”比“第二导电膜层”更早形成于基板，“第二导电膜层”比“第三导电膜层”更早形成于基板。本文使用的“单层”导电结构指包含“第一导电膜层”、“第二导电膜层”或“第三导电膜层”三者中的其中一个，“双层”导电结构指包含“第一导电膜层”、“第二导电膜层”或“第三导电膜层”三者中的其中两个。图1A是依照本专利技术的一实施例的一种阵列基板的示意图。图1B是沿图1A的线AA’的剖面示意图。图1C是图1A的局部电路布局图。请参考图1A与图1B，阵列基板1包括基板SB、多条第一信号线310、多个子像素SPX、多条参考电位线328、第一接合垫群120、第二接合垫群220、多条第一扇出线130、多条第二扇出线230、多条第一连接线140、多条第二连接线240与第一参考电位线322。基板SB具有主动区AA以及位于主动区AA至少一侧的周边区RA。举例而言，多条第一信号线310与多个子像素SPX位于主动区AA，多条参考电位线328、第一接合垫群120、第二接合垫群220、多条第一扇出线130、多条第二扇出线230、多条第一连接线140本文档来自技高网...

【技术保护点】
一种阵列基板，包括：一基板，具有一主动区以及位于该主动区至少一侧的一周边区；多条第一信号线，位于该主动区；多个子像素，位于该主动区，且分别电性连接至所述第一信号线；多条参考电位线，位于该主动区；一第一接合垫群以及与该第一接合垫群分隔的一第二接合垫群，位于该周边区，且该第一接合垫群具有多个第一接合垫，该第二接合垫群具有多个第二接合垫；多条第一扇出线与多条第二扇出线，位于该周边区，且分别电性连接至所述第一接合垫以及所述第二接合垫；多条第一连接线，电性连接所述第一扇出线至对应的所述第一信号线；多条第二连接线，电性连接所述第二扇出线至对应的所述第一信号线，其中最靠近所述第二接合垫的该第一连接线与最靠近所述第一接合垫的该第二连接线之间具有一容置空间；以及一第一参考电位线，位于该容置空间，且电性连接于所述参考电位线。

【技术特征摘要】
2017.08.10 TW 1061270111.一种阵列基板，包括：一基板，具有一主动区以及位于该主动区至少一侧的一周边区；多条第一信号线，位于该主动区；多个子像素，位于该主动区，且分别电性连接至所述第一信号线；多条参考电位线，位于该主动区；一第一接合垫群以及与该第一接合垫群分隔的一第二接合垫群，位于该周边区，且该第一接合垫群具有多个第一接合垫，该第二接合垫群具有多个第二接合垫；多条第一扇出线与多条第二扇出线，位于该周边区，且分别电性连接至所述第一接合垫以及所述第二接合垫；多条第一连接线，电性连接所述第一扇出线至对应的所述第一信号线；多条第二连接线，电性连接所述第二扇出线至对应的所述第一信号线，其中最靠近所述第二接合垫的该第一连接线与最靠近所述第一接合垫的该第二连接线之间具有一容置空间；以及一第一参考电位线，位于该容置空间，且电性连接于所述参考电位线。2.如权利要求1所述的阵列基板，还包含一第二参考电位线，且该第一参考电位线经由该第二参考电位线电性连接于所述参考电位线。3.如权利要求2所述的阵列基板，其中，该第二参考电位线与所述第一信号线交错。4.如权利要求3所述的阵列基板，其中，所述第一信号线包含数据线。5.如权利要求3所述的阵列基板，其中，所述第一信号线包含扫描线。6.如权利要求1所述的阵列基板，还包括：多个电子元件，位于该周边区，其中，部分所述电子元件位于所述第一扇出线与部分所述第一信号线之间，另一部分所述电子元件位于所述第二扇出线与另一部分所述第一信号线之间。7.如权利要求1所述的阵列基板，还包括：一第一驱动电路，电性连接至该第一接合垫群；一第二驱动电路，电性连接至该第二接合垫群。8.如权利要求1所述的阵列基板，其中该第一参考电位线电性连接于所述第一接合垫的其中一者与所述第二接合垫的其中一者。9.如权利要求1所述的阵列基板，其中每一该第一连接线靠近对应的该第一信号线的部分具有至少两个转折角；以及每一该第二连接线靠近对应的该第一信号线的部分具有至少两...

【专利技术属性】
技术研发人员：黄昆隆，石秉弘，
申请(专利权)人：友达光电股份有限公司，
类型：发明
国别省市：中国台湾,71