使用深亚微米应力效应和邻近效应来产生高性能标准单元制造技术

根据一个一般方面，一种方法可以包括接收电路模型，该电路模型包括通过相应的单元所表示的逻辑电路。该方法可以包括提供对电路模型的定时调整。该提供可以包括：通过采用亚微米应力效应来确定作为用于调整的候选的一个或多个相应的单元，并且，对于每个候选，利用受应力单元来替换候选单元，其中，候选单元和受应力单元执行相同的逻辑功能。每个受应力单元可以包括：栅极电极；被安置为切割栅极电极的第一栅极切割形状，其中，第一栅极切割形状被安置在行边界上；安置在行边界上的第二栅极切割形状；被安置在第一栅极切割形状与第二栅极切割形状之间的栅极切割中断；有源区；以及被安置为切割有源区的有源切割形状。

【技术实现步骤摘要】
使用深亚微米应力效应和邻近效应来产生高性能标准单元对相关申请的交叉引用本申请要求于2016年5月18日提交的序列号为62/338,495、题名为“USINGDEEPSUB-MICRONSTRESSEFFECTSANDPROXIMITYEFFECTSTOCREATEAHIGHPERFORMANCESTANDARDCELL”的临时专利申请的优先权。该在先提交的申请的主题通过引用并入于此。
本说明书涉及电子电路的设计，并且更具体地，涉及电子电路的制造。
技术介绍
在半导体设计中，标准单元方法学是采用通常统一的(uniform)设计块或元件来设计集成电路(IC)的方法。标准单元方法学是设计抽象的示例，凭此将低层(lowlevel)级超大规模集成(VLSI)布局封装到抽象逻辑表示(诸如NAND门)中。基于单元的方法学已经使得以下成为可能：一个设计者关注于数字设计的高层(逻辑功能)方面，而另一个设计者关注于(物理的)实施的方面。伴随着半导体制造的进步，标准单元方法学已经帮助设计者将IC从(具有数千个门的)相对地简单的单功能IC攀升至复杂的数百万门的片上系统(SoC)器件。标准单元是晶体管和互联结构的组，该组提供布尔逻辑功能(例如，AND、OR、XOR、XNOR、反相器)或者存储装置或寄存器功能(例如，触发器或锁存器)。尽管通常使用具有更大复杂度的单元，但是但最简单的单元是基本的NAND、NOR和XOR布尔功能的直接的表示。通常单元被设计为充当具有预先定义的宽度和/或高度的按字面意义(literal)的构建块，使得可以将多个单元布置在规则的可预测的矩形结构中。标准单元库是诸如NAND、NOR、触发器、锁存器、反相器和缓冲器之类的具有各种复杂度的电子逻辑功能的聚集。这些单元被实现为固定高度、可变宽度的单元。关于这些库的一个关键方面是它们具有固定高度，这使得它们能够按行被放置，以易于自动化数字布局的处理。单元典型地是使延迟和面积最小化的优化的全定制布局。用于场效应晶体管(FET)的标准单元设计有时包括鳍式FET(Fin-FET)技术。鳍式FET包括利用薄硅鳍片形成的非平面晶体管。从源极到漏极的距离确定器件的有效沟道长度。此类Fin-FET技术典型地被许多深亚微米应力和邻近效应加重负担(burden)。此类效应产生诸如低效的布局和/或低劣的性能之类的问题。例如，在图案或连续的图案中具有中断可能使得邻近这些图案的器件具有不期望的电特性，其引起与建模的仿真不相关的实际的硅结果(siliconresult)。布局面积被频繁地浪费，这是因为采用距图案的开放空间距离来实现对此类不期望的电效应的缓解。
技术实现思路
根据一个一般方面，一种方法可以包括接收电路模型，该电路模型包括通过相应的单元所表示的逻辑电路。该方法可以包括提供对电路模型的定时调整。该提供可以包括：通过采用亚微米应力效应来确定作为用于调整的候选的一个或多个相应的单元，以及对于每个候选，采用受应力单元来替换候选单元，其中，候选单元和受应力单元执行相同的逻辑功能。每个受应力单元可以包括：栅极电极；被安置为切割栅极电极的第一栅极切割形状，其中，第一栅极切割形状被安置在行边界上；被安置在行边界上的第二栅极切割形状；被安置在第一栅极切割形状与第二栅极切割形状之间的栅极切割中断；有源区；以及被安置为切割有源区的有源切割形状，其中，有源切割形状也被完全地包括在相应的受应力单元内。根据另一个一般方面，一种用于调整数字电路的定时的计算机程序产品，该计算机程序产品被有形地体现在计算机可读介质上并且包括可执行代码，该可执行代码当被执行时被配置为使得数据处理装置：检测关于第一单元的定时问题，其中，第一单元当激活时执行组合逻辑功能。该代码可以使得装置在电路模型内采用第二单元来替换第一单元，该第二单元当激活时与第一单元相比更加迅速地执行与第一单元相同的组合逻辑功能。第二单元可以包括栅极电极；被安置为切割栅极电极的第一栅极切割形状，其中，第一栅极切割形状被安置在行边界上；被安置在行边界上的第二栅极切割形状；被安置在第一栅极切割形状与第二栅极切割形状之间的栅极切割中断；有源区；以及被安置为切割有源区的有源切割形状，其中，有源切割形状也被完全地包括在相应的受应力单元内。根据另一个一般方面，一种方法可以包括接收电路模型，该电路模型包括包含寄存器电路的集合的表示的逻辑电路。该方法也可以包括确定与每个逻辑电路相关联的定时。该方法可以包括：对于每个逻辑电路，使每个逻辑电路与标准单元系列(family)相关联，其中，由标准单元系列所包括的所有标准单元当激活时执行相同的逻辑功能；以及使每个逻辑电路与标准单元系列的无应力版本或者标准单元系列的受应力版本相关联。受应力单元可以包括栅极切割中断部或者有源切割部中的至少一个。栅极切割中断部可以包括栅极电极；被安置为切割栅极电极的第一栅极切割形状，其中，第一栅极切割形状被安置在行边界上；被安置在行边界上的第二栅极切割形状；以及被安置在第一栅极切割形状与第二栅极切割形状之间的栅极切割中断。有源切割部可以包括有源区，以及被安置为切割有源区的有源切割形状，其中，有源切割形状也被完全地包括在受应力单元内。在附图和以下描述中阐述一个或多个实施方式的详情。根据描述和附图并且根据权利要求，其他特征将是明显的。一种用于电子电路的设计并且更具体地用于电子电路的制造的系统和/或方法，基本上如结合附图中的至少一个所示出和/或所描述的那样，如在权利要求书中更加完整地阐述那样。附图说明图1是根据所公开的主题的系统的示例实施例的框图。图2a是根据所公开的主题的单元的示例实施例的框图。图2b是根据所公开的主题的单元的示例实施例的框图。图3是根据所公开的主题的系统的示例实施例的框图。图4是根据所公开的主题的技术的示例实施例的流程图。图5是可以包括根据所公开的主题的原理所形成的器件的信息处理系统的示意性框图。在各个图中的相同附图标记指示相同的要素。具体实施方式将参考在其中示出一些示例实施例的附图来在下文中更加全面地描述各种示例实施例。然而，可以以许多不同的形式来体现目前所公开的主题，并且目前所公开的主题不应当被理解为限于在本文阐述的示例实施例。确切地讲，提供这些示例实施例使得本公开将是充分的和完整的，并且这些示例实施例将向本领域技术人员全面地传达目前所公开的主题的范围。在附图中，可以为了清楚而夸大层和区域的大小和相对大小。将理解的是，当要素或层被称为是“在另一个要素或层上”、“连接到另一个要素或层”或“耦合到另一个要素或层”时，其可以直接地在该另一个要素或层上、连接到该另一个要素或层或者耦合到另一个要素或层，或者可以存在居于中间的要素或层。相反，当要素被称为“直接地在另一个要素或层上”、“直接地连接到另一个要素或层”或“直接地耦合到另一个要素或层”时，不存在居于中间的要素或层。贯穿地，相同数字指代相同要素。当在本文使用时，术语“和/或”包括相关联列举项中的一个或多个的任何和所有组合。将理解的是，尽管术语第一、第二、第三等在本文可以用于描述各个要素、组件、区域、层和/或部分，但这些要素、组件、区域、层和/或部分不应当受这些术语的限制。这些术语仅用于将一个要素、组件、区域、层或部分与另一个要素、组件、本文档来自技高网...

【技术保护点】
一种方法，包括：接收电路模型，该电路模型包括通过相应的单元所表示的逻辑电路；和通过以下来提供对电路模型的定时调整：通过采用亚微米应力效应来确定作为用于调整的候选的一个或多个相应的单元，以及对于每个候选，采用受应力单元来替换候选单元，其中，候选单元和受应力单元执行相同的逻辑功能；并且其中，每个受应力单元包括：栅极电极，被安置为切割栅极电极的第一栅极切割形状，其中，第一栅极切割形状被安置在行边界上，被安置在行边界上的第二栅极切割形状，被安置在第一栅极切割形状与第二栅极切割形状之间的栅极切割中断，有源区，以及被安置为切割有源区的有源切割形状，其中，有源切割形状也被完全地包括在相应的受应力单元内。

【技术特征摘要】
2016.05.18 US 62/338,495;2016.07.12 US 15/208,6011.一种方法，包括：接收电路模型，该电路模型包括通过相应的单元所表示的逻辑电路；和通过以下来提供对电路模型的定时调整：通过采用亚微米应力效应来确定作为用于调整的候选的一个或多个相应的单元，以及对于每个候选，采用受应力单元来替换候选单元，其中，候选单元和受应力单元执行相同的逻辑功能；并且其中，每个受应力单元包括：栅极电极，被安置为切割栅极电极的第一栅极切割形状，其中，第一栅极切割形状被安置在行边界上，被安置在行边界上的第二栅极切割形状，被安置在第一栅极切割形状与第二栅极切割形状之间的栅极切割中断，有源区，以及被安置为切割有源区的有源切割形状，其中，有源切割形状也被完全地包括在相应的受应力单元内。2.根据权利要求1所述的方法，其中，由受应力单元导致的电路引起的延迟等于或小于由候选单元导致的电路引起的延迟的二分之一。3.根据权利要求1所述的方法，其中，受应力单元包括PMOS部和NMOS部，并且其中，栅极切割中断被安置为与NMOS部相比更靠近PMOS部。4.根据权利要求1所述的方法，其中，受应力单元包括NMOS部，并且其中，NMOS部包括有源切割形状。5.根据权利要求1所述的方法，其中，第一栅极切割形状和第二栅极切割形状被安置为与金属层平行。6.根据权利要求1所述的方法，其中，候选单元包括至少一个输入和至少一个输出，并且其中，候选单元的输入、候选单元的输出以及受应力单元都操作在相同的电压域中。7.根据权利要求1所述的方法，其中，候选单元包括一个单元行的高度，并且其中，受应力单元包括至少两个单元行的高度。8.根据权利要求1所述的方法，其中，采用受应力单元来替换候选单元包括识别其逻辑功能能够通过单个受应力单元执行的两个候选单元，其中，两个候选单元中的每个包括一个单元行的高度，并且其中，受应力单元包括两个单元行的高度；确定两个候选单元是否可紧邻彼此放置；以及如果是，则采用单个受应力单元来替换两个候选单元。9.根据权利要求1所述的方法，其中，受应力单元包括至少两个边缘行边界和至少一个中间行边界，并且其中，第一栅极切割形状和第二栅极切割形状沿着中间行边界安置。10.根据权利要求1所述的方法，其中，受应力单元当进行操作时提供候选单元的至少一又二分之一倍的驱动强度。11.一种用于调整数字电路的定时的计算机程序产品，该计算机程序产品被存储在计算机可读介质中并且包括可执行代码，该可执行代码当被执行时配置为使得数据处理装置：检测关于第一单元的定时问题，其中，第一单元当激活时执行组合逻辑功能；在电路模型内，采用第二单元来替换第一单元，该第二单元当激活时与第一单元相比更加迅速地执行与第一单元相同的组合逻辑功能；以及其中，第二单元包括：...

【专利技术属性】
技术研发人员：M贝尔津斯，AP胡佛，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR