掉电延迟使能电路制造技术

本发明专利技术涉及芯片设计技术领域，公开了一种掉电延迟使能电路，包括迟滞阈值设置单元、第一RS触发器、第二RS触发器、电源上电延时电路、使能关断延时单元、电平转换单元和内部低压电源，电源上电延时电路、使能关断延时电路和电平转换电路按照两个RS触发器的触发及锁存时序实现了使能电路的端口复用、阈值迟滞以及掉电延迟三个功能的集成。本发明专利技术的掉电延迟使能电路，可精确实现对使能上电阈值、掉电阈值及迟滞电压的控制，保证芯片上电的稳定性，使能掉电延时的存在又确保了芯片断电的可靠性，端口的使能功能和外部频率同步功能的复用。

Power down delay enable circuit

The invention relates to the field of chip design technology, discloses a delay enable circuit power off, including the hysteresis threshold setting unit, the first second RS flip-flop, RS flip-flop, power on delay circuit, enable the turn off delay unit, level conversion unit and internal low-voltage power supply, power on time delay circuit, enable off the delay circuit and the level conversion circuit in accordance with the two RS trigger and trigger latch timing circuit can make port multiplexing, threshold delay and power down delay three function integration. The invention of the power off delay enable circuit, can accurately achieve the control of the electric power down, can on the threshold voltage threshold and hysteresis, ensure the stability of the power chip, the power off delay and ensure the reliability of chip power, port enable multiplexing function and external frequency synchronization function.

【技术实现步骤摘要】
掉电延迟使能电路
本专利技术涉及芯片设计
，特别是涉及一种掉电延迟使能电路。
技术介绍
目前在设计电源管理类芯片时，为了保证芯片系统上电时序的准确性，大多会为其设计专门的使能电路。根据系统电路的不同设计或是应用环境的差异，电源上电与使能上电的顺序不尽相同。其中应用较广的使能上电是直接利用电源上电的分压得到的，其好处是可避免多加一个外接电源，但电源电压输入范围较宽时，分压可能不再适用；其次，许多使能电路没有迟滞功能或着迟滞不受控，这样可能造成阈值附近处的使能振荡，损坏芯片；再者，芯片功能越来越复杂，集成度越来越高，体积也越来越小，而传统的功能模块端口专用造成了不必要的资源浪费。
技术实现思路
本专利技术要解决的技术问题是针对上述现有技术的不足，提供一种掉电延迟使能电路。为解决上述技术问题，本专利技术所采取的技术方案是：掉电延迟使能电路，其特征在于，包括：迟滞阈值设置单元，用于设置迟滞阈值；第一RS触发器，输入端与所述延迟阈值设置单元的输出端相连；电源上电延时单元，与所述第一RS触发器相连，用于为所述第一RS触发器提供初始状态；第二RS触发器，输入端与所述第一RS触发器的输出端相连；使能关断延时单元，输入端与所述第一RS触发器的输出端相连，输出端与所述第二RS触发器相连，用于为所述第二RS触发器提供初始状态，以及根据所述第一RS触发器的输出结果对所述第二RS触发器进行延时处理；电平转换单元，与所述第二RS触发器的输出端相连，用于将所述第二RS触发器的输出信号转换为预设信号；和内部低压电源，用于为电路提供工作电压。进一步地，所述第一RS触发器包括第一与非门和第二与非门；所述第一与非门的第一输入端与迟滞阈值设置单元的输出端相连，所述第一与非门的第二输入端与所述第二与非门的输出端连接，所述第一与非门的输出端与所述第一RS触发器的输出端相连，且所述第一与非门的输出端还与所述第二与非门的第一输入端连接，以及所述第一与非门的输出端还与所述使能关断延时单元的输入端相连；所述第二与非门的第二输入端与所述电源上电延时单元的输出端连接，所述第二与非门的第三输入端与电源上电延时单元的输出端连接。进一步地，所述第二RS触发器包括第一或非门和第二或非门；所述第一或非门的第一输入端与所述第一RS触发器的输出端连接，所述第一或非门的第二输入端与所述第二或非门的输出端连接，所述第一或非门的输出端与所述第二RS触发器的输出端相连，且所述第一或非门的输出端还与所述第二或非门的第一输入端连接；所述第二或非门的第二输入端与所述使能关断延时单元的输出端相连。进一步地，所述第二或非门的第三输入端与所述第一反相器的输出端相连。进一步地，所述迟滞阈值设置单元包括依次连接的施密特触发器、第一反相器和第二反相器；所述第二反相器的输出端与所述迟滞阈值设置单元的输出端相连。进一步地，所述迟滞阈值设置单元还包括下拉电阻，所述施密特触发器包括第一MOS管、第二MOS管、第三MOS管、第三反相器和第四反相器；所述第一MOS管栅极连接所述延迟阈值设置单元的输入端口，漏极连接所述第三MOS管的漏极，源极连接所述第三反相器输入端和所述第二MOS管的漏极；所述第一MOS管为N型MOS管；所述第二MOS管栅极连接所述延迟阈值设置单元的输入端口，源极接地；所述第二MOS管为P型MOS管；所述第三MOS管栅极连接所述第二反相器的输入端，源极连接第三反相器的输入端和所述第二MOS管的漏极；所述第三MOS管为N型MOS管；所述第三反相器输出端与第四反相器输入端相连；所述第四反相器输出端与所述第一反相器输入端相连；所述下拉电阻一端连接所述延迟阈值设置单元的输入端口，另一端接地。进一步地，所述电平转换单元包括：第一电平转换模块，输入端与所述第二触发器的输出端相连，输出端与所述电平转换单元的第一输出端连接；第二电平转换模块，输入端与所述施密特触发器的输出端相连，输出端与所述电平转换单元的第二输出端连接。进一步地，所述电源上电延时单元包括延时电路和整形电路；所述延时电路包括相串联的延时电阻和第一电容；所述第一电容的第一端接地，第二端与所述延时电阻一端连接；所述延时电阻另一端连接所述内部低压电源；所述整形电路包括相连接的第五反相器和第六反相器；所述第五反相器输入端与所述第一电容的第二端连接，输出端与所述第六反相器的输入端连接；所述第六反相器的输出端与所述电源上电延时单元的输出端连接。进一步地，所述使能关断延时单元包括第七反相器、第八反相器、第四MOS管、第五MOS管、第六MOS管、电流源和第二电容；所述电流源一端连接所述内部低压电源，另一端连接所述第二电容的第一端；所述第二电容的另一端接地；所述第六MOS管栅极连接所述延时电路的输出端，漏极连接所述内部低压电源，源极连接所述第五MOS管的漏极和所述第二电容的第一端；所述第六MOS管为N型MOS管；所述第四MOS管栅极连接所述第二RS触发器的输出端，漏极连接所述第五MOS管的漏极和所述第二电容的第一端，源极接地；所述第四MOS管为P型MOS管；所述第五MOS管栅极连接所述第一RS触发器的输出端，漏极连接所述第五MOS管的漏极和所述第二电容的第一端，源极接地；所述第五MOS管为P型MOS管；所述第七反相器输入端连接所述第二电容的第一端，输出端连接所述第八反相器的输出端；所述第八反相器的输出端与所述使能关断延时单元的输出端连接。采用上述技术方案所产生的有益效果在于：本专利技术的掉电延迟使能电路，可精确实现对使能上电阈值、掉电阈值及迟滞电压的控制，使能掉电延时的存在又确保了芯片断电的可靠性，端口的使能功能和外部频率同步功能的复用。附图说明图1是本专利技术采用的技术方案；图2是本专利技术实施例1的具体实现图；图3是本专利技术实施例1当引脚作使能应用时的输入与输出信号示意图；图4是本专利技术实施例1当引脚作外部频率同步时的输入与输出信号示意图。具体实施方式下面结合附图和具体实施例1对本专利技术做进一步的说明。参照图1的掉电延迟使能电路，包括：迟滞阈值设置单元101，用于设置迟滞阈值；第一RS触发器104，输入端与所述迟滞阈值设置单元101的输出端相连；电源上电延时单元102，与所述第一RS触发器104相连，用于为所述第一RS触发器104提供初始状态；第二RS触发器105，输入端与所述第一RS触发器104的输出端相连；使能关断延时单元103，输入端与所述第一RS触发器104的输出端相连，输出端与所述第二RS触发器105相连，用于为所述第二RS触发器105提供初始状态，以及根据所述第一RS触发器104的输出结果对所述第二RS触发器105进行延时处理；电平转换单元106，与所述第二RS触发器105的输出端相连，用于将所述第二RS触发器105的输出信号转换为预设信号；和内部低压电源VDD_EN，用于为电路提供工作电压。进一步地，参照图1和图2，所述第一RS触发器104包括第一与非门nand1和第二与非门nand2；所述第一与非门nand1的第一输入端与迟滞阈值设置单元101的输出端相连，所述第一与非门nand1的第二输入端与所述第二与非门nand2的输出端连接，所述第一与非门nand1的输出端与所述第一RS触发器104的输出端相连，且所述第一与非门nand1的输出端还与所述第二与非门本文档来自技高网...

【技术保护点】
掉电延迟使能电路，其特征在于，包括：迟滞阈值设置单元，用于设置迟滞阈值；第一RS触发器，输入端与所述延迟阈值设置单元的输出端相连；电源上电延时单元102，与所述第一RS触发器相连，用于为所述第一RS触发器提供初始状态；第二RS触发器，输入端与所述第一RS触发器的输出端相连；使能关断延时单元，输入端与所述第一RS触发器的输出端相连，输出端与所述第二RS触发器相连，用于为所述第二RS触发器提供初始状态，以及根据所述第一RS触发器的输出结果对所述第二RS触发器进行延时处理；电平转换单元，与所述第二RS触发器的输出端相连，用于将所述第二RS触发器的输出信号转换为预设信号；和内部低压电源，用于为电路提供工作电压。

【技术特征摘要】
1.掉电延迟使能电路，其特征在于，包括：迟滞阈值设置单元，用于设置迟滞阈值；第一RS触发器，输入端与所述延迟阈值设置单元的输出端相连；电源上电延时单元102，与所述第一RS触发器相连，用于为所述第一RS触发器提供初始状态；第二RS触发器，输入端与所述第一RS触发器的输出端相连；使能关断延时单元，输入端与所述第一RS触发器的输出端相连，输出端与所述第二RS触发器相连，用于为所述第二RS触发器提供初始状态，以及根据所述第一RS触发器的输出结果对所述第二RS触发器进行延时处理；电平转换单元，与所述第二RS触发器的输出端相连，用于将所述第二RS触发器的输出信号转换为预设信号；和内部低压电源，用于为电路提供工作电压。2.根据权利要求1所述的掉电延迟使能电路，其特征在于，所述第一RS触发器包括第一与非门和第二与非门；所述第一与非门的第一输入端与迟滞阈值设置单元的输出端相连，所述第一与非门的第二输入端与所述第二与非门的输出端连接，所述第一与非门的输出端与所述第一RS触发器的输出端相连，且所述第一与非门的输出端还与所述第二与非门的第一输入端连接，以及所述第一与非门的输出端还与所述使能关断延时单元的输入端相连；所述第二与非门的第二输入端与所述电源上电延时单元102的输出端连接，所述第二与非门的第三输入端与电源上电延时单元102的输出端连接。3.根据权利要求1所述的掉电延迟使能电路，其特征在于，所述第二RS触发器包括第一或非门和第二或非门；所述第一或非门的第一输入端与所述第一RS触发器的输出端连接，所述第一或非门的第二输入端与所述第二或非门的输出端连接，所述第一或非门的输出端与所述第二RS触发器的输出端相连，且所述第一或非门的输出端还与所述第二或非门的第一输入端连接；所述第二或非门的第二输入端与所述使能关断延时单元的输出端相连。4.根据权利要求3所述的掉电延迟使能电路，其特征在于，所述第二或非门的第三输入端与所述第一反相器的输出端相连。5.根据权利要求1所述的掉电延迟使能电路，其特征在于，所述迟滞阈值设置单元包括依次连接的施密特触发器、第一反相器和第二反相器；所述第二反相器的输出端与所述迟滞阈值设置单元的输出端相连。6.根据权利要求5所述的掉电延迟使能电路，其特征在于，所述迟滞阈值设置单元还包括下拉电阻，所述施密特触发器包括第一MOS管、第二MOS管、第三MOS管、第三反相器和第四反相器；所述第一MOS管栅极连接所述延迟阈值设置单元的输入端口，漏极连接所...

【专利技术属性】
技术研发人员：谭小燕，赵永瑞，张在涌，崔玉旺，刘倩，
申请(专利权)人：河北新华北集成电路有限公司，
类型：发明
国别省市：河北,13