使用绝缘体上硅类型技术的特别用于高压的 MOS 晶体管结构制造技术

使用绝缘体上硅类型衬底形成的一种集成电路，其中所述衬底包括载体衬底以及载体衬底上部上的掩埋绝缘层和半导体薄膜堆叠。无堆叠的第一区域使包括堆叠的第二区域与也包括堆叠的第三区域分离。MOS晶体管具有通过第二区域中的掩埋绝缘层的部分形成的栅极介电区域，以及通过第二区域中的半导体薄膜的部分形成的栅极区域。载体衬底包含位于第一区域下方的掺杂区域，其形成MOS晶体管的源极区域和漏极区域的至少一部分。

High voltage MOS transistor structures using silicon on insulator technology

An integrated circuit formed on a silicon on insulator type substrate, wherein the substrate includes a carrier substrate, a buried insulating layer on the upper part of the carrier substrate, and a semiconductor film stack. The first region without stacking enables separation of second regions including stacking and third regions including stacking. The MOS transistor has a gate dielectric region formed by a portion of the buried insulating layer in the second region, and a gate region formed by a portion of the semiconductor film in the second region. The carrier substrate includes a doped region below the first region, which forms at least a portion of the source region and drain region of the MOS transistor.

【技术实现步骤摘要】
使用绝缘体上硅类型技术的特别用于高压的MOS晶体管结构优先权声明本申请要求于2016年4月27日提交的申请号为1653726的法国专利申请的优先权，其公开通过引用合并于此。
各个实施例涉及集成电路，特别地，涉及形成在“绝缘体上硅”(本领域技术人员通常称其为SOI)类型衬底上的金属氧化物半导体(MOS)晶体管结构，例如“部分耗尽绝缘体上硅”(本领域技术人员通常称其为PDSOI)类型衬底或者其他“全耗尽绝缘体上硅”(本领域技术人员通常称其为FDSOI)类型衬底，更特别地，涉及形成在此类衬底上并能够承受高电压(换言之，高于1.8V的电压，例如5V或更高)的MOS晶体管结构。
技术介绍
绝缘体上硅类型衬底包括例如硅或硅合金材料的半导体薄膜，所述薄膜位于通常以缩写BOX(掩埋氧化层)表示的掩埋绝缘层的上部上，而所述掩埋绝缘层本身位于载体衬底(例如半导体阱)的上部上。在FDSOI技术中，半导体薄膜完全耗尽，换言之，半导体薄膜由本征半导体材料组成。其厚度通常为几纳米。此外，掩埋绝缘层本身一般非常薄，大约10纳米。目前，利用SOI(特别是FDSOI)类型技术形成的MOS晶体管通常包括具有高介电常数K本文档来自技高网...

【技术保护点】
一种集成电路，包括：绝缘体上硅类型衬底，包括载体衬底以及在所述载体衬底的上部上的掩埋绝缘层和半导体薄膜的堆叠；第一区域，其中所述堆叠被移除，使得包括所述堆叠的第二区域与也包括所述堆叠的第三区域分离；以及MOS晶体管，具有由在所述第二区域中的所述堆叠的所述掩埋绝缘层的部分形成的栅极介电区域，以及具有由在所述第二区域中的所述堆叠的半导体薄膜的部分形成的栅极区域，并且其中所述MOS晶体管的源极区域和漏极区域的至少部分设置在所述载体衬底内部。

【技术特征摘要】
2016.04.27 FR 16537261.一种集成电路，包括：绝缘体上硅类型衬底，包括载体衬底以及在所述载体衬底的上部上的掩埋绝缘层和半导体薄膜的堆叠；第一区域，其中所述堆叠被移除，使得包括所述堆叠的第二区域与也包括所述堆叠的第三区域分离；以及MOS晶体管，具有由在所述第二区域中的所述堆叠的所述掩埋绝缘层的部分形成的栅极介电区域，以及具有由在所述第二区域中的所述堆叠的半导体薄膜的部分形成的栅极区域，并且其中所述MOS晶体管的源极区域和漏极区域的至少部分设置在所述载体衬底内部。2.根据权利要求1所述的集成电路，其中所述第一区域包括第一分离区和第二分离区，所述第一分离区和所述第二分离区的每个分别使所述第二区域中的所述堆叠的面与所述第三区域中的所述堆叠的面分离，并且其中所述MOS晶体管的源极区域和漏极区域包括位于所述载体衬底内部分别在所述第一分离区和所述第二分离区下面的掺杂区域。3.根据权利要求2所述的集成电路，其中所述第一分离区和所述第二分离区中的每个分离区都包括接触所述掺杂区域中的一个的导电区域，以及布置在所述导电区域与所述第二区域和所述第三区域的所述堆叠的对应的面之间的绝缘区域。4.根据权利要求3所述的集成电路，其中每个导电区域都包括导电触点。5.根据权利要求3所述的集成电路，其中每个导电区域都包括半导体区域。6.根据权利要求2所述的集成电路，其中每个分离区包括：与所述第二区域的所述堆叠的第一面接触的第一隔离沟槽，所述第一隔离沟槽延伸到所述载体衬底中，与所述第三区域的所述堆叠的第一面接触的第二隔离沟槽，所述第二隔离沟槽延伸到所述载体衬底中，以及其中对应的源极区域或漏极区域的所述掺杂区域也部分延伸到位于所述晶体管的所述栅极介电区域下方的所述载体衬底的部分。7.根据权利要求6所述的集成电路，其中每个分离区进一步包括位于所述第一隔离沟槽和所述第二隔离沟槽之间并覆盖所述载体衬底的附加半导体区域。8.根据权利要求1所述的集成电路，其中所述掩埋绝缘层的厚度处于大约12nm和大约30nm之间的范围内，并且所述半导体薄膜的厚度处于大约7nm和大约10nm之间的范围内。9.根据权利要求1所述的集成电路，其中所述衬底是全耗尽绝缘体上硅类型。10.根据权利要求1所述的集成电路，进一步包括形成在位于所述第三区域中的所述半导体...

【专利技术属性】
技术研发人员：P·波伊文，F·亚瑙德，G·比达尔，D·格兰斯基，E·理查德，
申请(专利权)人：意法半导体克洛尔二公司，意法半导体鲁塞公司，
类型：发明
国别省市：法国,FR