显示面板及其像素电路制造技术

一种显示面板及其像素电路。该显示面板包括多条栅极线、多条数据线以及多个像素电路。各像素电路耦接至对应的栅极线以及对应的数据线，各像素电路包括第一栅极线以及拉低开关。第一栅极线耦接至薄膜晶体管的控制端，在驱动时间周期提供致能的第一栅极信号以驱动薄膜晶体管。拉低开关在驱动时间周期结束时依据第二栅极线上的第二栅极信号以拉低第一栅极信号至参考低电压。

Display panel and pixel circuit thereof

Display panel and pixel circuit thereof. The display panel includes a plurality of gate lines, a plurality of data lines and a plurality of pixel circuits. Each pixel circuit is coupled to the corresponding gate line and the corresponding data line. Each pixel circuit includes a first gate line and a pull switch. The first gate line is coupled to the control end of the thin film transistor, and the first gate signal is provided to drive the thin-film transistor in the drive time cycle. The pull down switch pulls the first gate signal to the reference low voltage at the end of the drive time cycle according to the second gate signal on the second gate line.

【技术实现步骤摘要】
显示面板及其像素电路
本专利技术是有关于一种显示面板及其像素电路，且特别是有关于一种可增加充电时间的显示面板及其像素电路。
技术介绍
随着电子技术的演进，电子装置已成为人们生活中必备的工具。为提供良好的人机界面，高品质的显示面板已成为电子装置中必要的设备。在液晶显示面板中，在进行显示画面的驱动时，像素电路可依据显示数据对像素电容进行充电。请参照图1绘示的现有技术的像素电路的动作波形图。其中，现有技术的像素电路在一驱动时间周期TS中可接收由驱动电路产生的栅极信号GIN以及显示数据DIN，并依据栅极信号GIN来导通薄膜晶体管以使液晶电容依据显示数据DIN进行充电。值得注意的，基于显示面板上的寄生电容、电阻所产生的延迟(RCdelay)效应，薄膜晶体管实际所接收的为栅极信号GR。而在图1中可以清楚发现，由于栅极信号GR需要一个相对长的放电时间T2，也因此，驱动器所提供的栅极信号GIN在驱动时间周期TS必须提早被禁能。如此一来，液晶电容的充电时间将受到限制。上述的充电时间不足的现象在未来高解析度的显示面板中将更为严重，并会使显示画面的画质降低。
技术实现思路
本专利技术所要解决的技术问题是提供一种显示面板及其像素电路，可有效增加充电时间。为了实现上述目的，本专利技术提供了一种显示面板包括多条栅极线、多条数据线以及多个像素电路。各像素电路耦接至对应的栅极线以及对应的数据线，各像素电路包括第一栅极线以及拉低开关。第一栅极线耦接至薄膜晶体管的控制端，在驱动时间周期提供致能的第一栅极信号以驱动薄膜晶体管。拉低开关耦接至第一栅极线，并在驱动时间周期结束时依据第二栅极线上的第二栅极信号以拉低第一栅极信号至参考低电压。本专利技术的像素电路包括第一栅极线以及拉低开关。第一栅极线耦接至薄膜晶体管的控制端，在驱动时间周期提供致能的第一栅极信号以驱动薄膜晶体管。拉低开关耦接至第一栅极线，并在驱动时间周期结束时依据第二栅极线上的第二栅极信号以拉低第一栅极信号至参考低电压。本专利技术的技术效果在于：基于上述，本专利技术提供的显示面板，其中的像素电路透过拉低开关在驱动时间周期结束时，使栅极线上的栅极信号快速的被拉低至参考低电压，以使栅极信号电压下降所需的时间可以被降低。如此一来，在有限的扫描时间周期中，栅极信号可以不需提早被禁能，像素电路可以具有足够的充电时间，提升其显示画质。以下结合附图和具体实施例对本专利技术进行详细描述，但不作为对本专利技术的限定。附图说明图1为现有技术的像素电路的动作波形图；图2为本专利技术一实施例的像素电路的示意图；图3为本专利技术另一实施例的像素电路的示意图；图4为本专利技术实施例的像素电路的工作波形图；图5为本专利技术再一实施例的像素电路的示意图；图6为本专利技术再一实施例像素电路的示意图；图7为的本专利技术实施例的像素电路的动作波形图；图8为本专利技术实施例的显示面板的示意图。其中，附图标记TS：驱动时间周期GIN、GR：栅极信号DIN：显示数据T2：放电时间200、300、500、600：像素电路GL1、GL2、GL11～GLN1、GL12～GLN2、GL21：栅极线210、310、510、610：像素单元220、320、520、620：拉低开关TFT1：薄膜晶体管TFT2、TFT3：晶体管CLC1：像素电容GND：参考接地电压DA1：数据线VGL：参考低电压VGH：参考高电压GS1、GS2、GS12、GS11、XGS11、GS21、XGS21：栅极信号D1、630：二极管TD1、TD2：驱动时间周期DAIN、DAIN1、DAIN2：显示数据DA1～DAM：数据线811～8NM：像素电路800：显示面板具体实施方式下面结合附图对本专利技术的结构原理和工作原理作具体的描述：请参照图2，图2为本专利技术一实施例的像素电路的示意图。像素电路200包括栅极线GL1、像素单元210以及拉低开关220。其中，像素单元210包括薄膜晶体管TFT1以及像素电容CLC1。薄膜晶体管TFT1的一端耦接至数据线DA1，薄膜晶体管TFT1的另一端耦接至像素电容CLC1，且薄膜晶体管TFT1的栅极(控制端)耦接至栅极线GL1。像素电容CLC1则串接在薄膜晶体管TFT1以及参考接地电压GND间。栅极线GL1用以传递栅极信号GS1，并在驱动时间周期中，透过栅极信号GS1以导通薄膜晶体管TFT1。当薄膜晶体管TFT1导通时，像素电容CLC1可依据数据线DA1上传递的显示数据以进行充电(或放电)，并产生显示效果。拉低开关220耦接至栅极线GL1及栅极线GL2，并接收参考低电压VGL。在上述的驱动时间周期结束时，拉低开关220可依据栅极线GL2上传递的栅极信号GS2而启动。在此时，拉低开关220可在栅极线GL1与参考低电压VGL间提供一个导通路径，并使栅极信号GS1被拉低至参考低电压VGL。在本实施例中，在上述的驱动时间周期中，栅极线GL1所提供的栅极信号GS1可被致能(例如被拉高至一高电压准位)以使薄膜晶体管TFT1被导通。并且，此时栅极线GL2提供的栅极信号GS2则为禁能的状态(例如被拉低至一低电压准位)。此时，拉低开关220使栅极线GL1与参考低电压VGL间电性隔离。接着，当驱动时间周期结束时，栅极线GL1所提供的栅极信号GS1可被禁能(例如被拉低至低电压准位)，并使薄膜晶体管TFT1被断开。在此同时，栅极线GL2所提供的栅极信号GS2可快速的被致能(例如被拉高至高电压准位)，并使拉低开关220导通栅极线GL1与参考低电压VGL间的耦接路径，并进一步使栅极线GL1上的栅极信号GS1的电压准位迅速被拉低。在此，栅极信号GS2为栅极信号GS1的反向信号。由上述的说明可以得知，本实施例的像素电路200可有效降低驱动薄膜晶体管TFT1的栅极信号GS1的放电时间，如此一来，在驱动时间周期中，栅极信号GS1无需提早被禁能，有效提升像素电容CLC1充电时间。附带一提的，在驱动时间周期结束时，栅极信号GS1的下降时间可以依据拉低开关220所提供的耦接路径(在栅极线GL1与参考低电压VGL间)的等效阻抗来决定，细节上来说明，耦接路径的等效阻抗越低，栅极信号GS1的下降时间可以越短，相对的，耦接路径的等效阻抗越高，栅极信号GS1的下降时间则会越长。另外，在本实施例中，传递参考低电压VGL的传输导线沿着数据线DA1的延伸方向进行配置。以下请参照图3，图3为本专利技术另一实施例的像素电路的示意图。像素电路300包括栅极线GL1、像素单元310以及拉低开关320。其中，像素单元310包括薄膜晶体管TFT1以及像素电容CLC1。薄膜晶体管TFT1的栅极耦接至栅极线GL1以接收栅极信号GS1。像素电容CLC1串接在薄膜晶体管TFT1与参考接地电压GND间，并在薄膜晶体管TFT1依据栅极信号GS1被导通时，像素电容CLC1可依据数据线DA1上的显示数据的电压值而进行充电(或放电)。值得注意的，在本实施例中，拉低开关320则包括晶体管TFT2。晶体管TFT2的一端耦接至栅极线GS1，另一端耦接至参考低电压VGL，晶体管TFT2的控制端(栅极)则耦接至栅极线GL2。晶体管TFT2可以为薄膜晶体管，并可依据栅极线GL2传递的栅极信号GS2以被导通或断开。当晶体管TFT2被导通时，晶体管TFT2中形成通道，并使栅极线GL1耦接至参考本文档来自技高网...

【技术保护点】
一种显示面板，其特征在于，包括：多条栅极线；多条数据线；以及多个像素电路，其中各该像素电路耦接至对应的栅极线以及对应的数据线，各该像素电路包括：一第一栅极线，耦接至一薄膜晶体管的控制端，在一驱动时间周期提供致能的一第一栅极信号以驱动该薄膜晶体管；以及一拉低开关，耦接至该第一栅极线，并在该驱动时间周期结束时依据一第二栅极线上的一第二栅极信号以拉低该第一栅极信号至一参考低电压。

【技术特征摘要】
2017.05.17 TW 1061162991.一种显示面板，其特征在于，包括：多条栅极线；多条数据线；以及多个像素电路，其中各该像素电路耦接至对应的栅极线以及对应的数据线，各该像素电路包括：一第一栅极线，耦接至一薄膜晶体管的控制端，在一驱动时间周期提供致能的一第一栅极信号以驱动该薄膜晶体管；以及一拉低开关，耦接至该第一栅极线，并在该驱动时间周期结束时依据一第二栅极线上的一第二栅极信号以拉低该第一栅极信号至一参考低电压。2.如权利要求1所述的显示面板，其特征在于，该第一栅极信号被致能时，该第二栅极信号被禁能。3.如权利要求1所述的显示面板，其特征在于，该第二栅极信号为该第一栅极信号的反向信号。4.如权利要求1所述的显示面板，其特征在于，该拉低开关为一晶体管，该晶体管的第一端耦接至该薄膜晶体管的控制端，该晶体管的第二端耦接至一栅极低电压传输导线以接收该参考低电压，该晶体管的控制端耦接至该第二栅极线。5.如权利要求1所述的显示面板，其特征在于，各该像素电路更包括：一二极管，耦接在该薄膜晶体管与该第一栅极线的耦接路径间，其中该二极管的阳极耦接至该第一栅极线，该二极管的阴极耦接至该薄膜晶体管的控制端。6.如权利要求5所述的显示面板，其特征在于，该二极管在该驱动时间周期后使该薄膜晶体管的控制端与该第一栅极线相隔离。7.如权利要求5所述的显示面板，其特征在于，该二极...

【专利技术属性】
技术研发人员：张哲嘉，黄俊儒，庄铭宏，
申请(专利权)人：友达光电股份有限公司，
类型：发明
国别省市：中国台湾,71