锁相回路和分频器制造技术

本发明专利技术提供了一种锁相回路和分频器。上述锁相回路中包括差异积分调制器、译码器以及分频器。上述译码器耦接上述差异积分调制器，以及产生中间分频比的整数位以及中间分频比的小数位。上述分频器耦接上述译码器，以接收上述中间分频比的整数位和上述中间分频比的小数位。上述分频器根据控制信号切换至整数分频模式或小数分频模式。

Phase locked loop and frequency divider

The invention provides a phase locked loop and a frequency divider. The PLL includes differential integral modulator, decoder and frequency divider. The decoder is coupled with the differential integrator modulator, and generates the bit of the intermediate frequency division ratio and the bit of the intermediate frequency division ratio. The frequency divider is coupled to the decoder to receive the integer bits of the intermediate frequency division ratio and the decimal bits of the intermediate frequency division ratio. The divider is switched to integer frequency division or fractional frequency division mode according to the control signal.

【技术实现步骤摘要】
锁相回路和分频器
本专利技术主要涉及一锁相回路技术，特别涉及藉由切换至小数分频器以降低差异积分调制器(Delta-SigmaModulator，DSM)所引入的量化噪声的锁相回路技术。
技术介绍
锁相回路(phaselockedloop，PLL)电路是一种反馈控制系统，且其普遍地使用在集成电路以及电子装置中。锁相回路主要功能是改变压控振荡器的振荡频率，使反馈信号去追踪参考信号的相位，以使得反馈信号能够和参考信号达成频率和相位的同步。图1是显示传统的锁相回路100的方块图。如图1所示，传统的锁相回路100中可包括了鉴频鉴相器(PhaseFrequencyDetector，PFD)110、电荷泵(ChargePump，CP)120、环路滤波器(LoopFilter，LF)130、压控振荡器(VoltageControlOscillator，VCO)140、差异积分调制器(Delta-SigmaModulator，DSM)150以及分频器(FrequencyDivider)160。如图1所示，传统的锁相回路会加入差异积分调制器。差异积分调制器的作用是以较高的速率进行采样，根据该差异积分调制本文档来自技高网...

【技术保护点】
一种锁相回路，包括：差异积分调制器，接收输入信号；译码器，耦接上述差异积分调制器，产生分频比的整数位以及该分频比的小数位；以及分频器，耦接上述译码器，接收上述分频比的整数位和上述分频比的小数位，且根据控制信号切换至整数分频模式或小数分频模式。

【技术特征摘要】
1.一种锁相回路，包括：差异积分调制器，接收输入信号；译码器，耦接上述差异积分调制器，产生分频比的整数位以及该分频比的小数位；以及分频器，耦接上述译码器，接收上述分频比的整数位和上述分频比的小数位，且根据控制信号切换至整数分频模式或小数分频模式。2.如权利要求1所述的锁相回路，其中上述译码器包括：第一译码器，包括乘法电路，耦接上述差异积分调制器，产生上述差异积分调制器的该输入信号；以及第二译码器，包括与上述乘法电路对应的除法电路，耦接上述差异积分调制器、接收上述差异积分调制器的输出信号，以及产生上述分频比的整数位和上述分频比的小数位。3.如权利要求1所述的锁相回路，其中上述分频器包括：整数分频器，接收上述分频比的整数位；以及分频器时钟产生电路，接收上述分频比的小数位以及上述控制信号。4.如权利要求3所述的锁相回路，其中当该分频器切换至上述整数分频模式时，上述分频器时钟产生电路是部分致能状态；以及当该分频器切换至上述小数分频模式时，上述分频器时钟产生电路是完全致能状态。5.如权利要求4所述的锁相回路，中有2n-1个相位间隔为2π/2n-1的时钟信号输入上述分频器时钟产生电路，n为自然数；当上述分频比的小数位是第一信号，上述分频器时钟产生电路的输出时钟信号自2n-1个相位间隔为2π/2n-1的时钟信号中的第一时钟信号切换到第二时钟信号；以及当上述分频比的小数位是第二信号，上述分频器时钟产生电路的输出时钟信号自2n-1个相位间隔为2π/2n-1的时钟信号中的第一时钟信号切换到第二时钟信号，再自该第二时钟信号切换到该第一时钟信号。6.一种分频器，包括：整数分频器，接收分频比的整数位；以及分频器时钟产生电路，耦接至上述整数分频器，以及接收分频比的小数位和控制信号。7.如权利要求6所述的分频器，其中上述分频器时钟产生电路，根据上述控制信号切换该分频器至整数分频模式或小数分频模式，当该分频器切换至上述整数分频模式时，上述分频器时钟产生电路是部分致能状态；以及当该分频器切换至上述小数分频模式时，上述分频器时钟产生电路是完全致能状态。8.如权利要求7所述的分频器，其中有2n-1个相位间隔为2π/2n-1的时钟信号输入上述分频器时钟产生电路，n为自然数；当上述分频比的小数位是第一信号，上述分频器时钟产生电路的输出时钟信号自2n-1个相位间隔为2π/2n-1的时钟信号中的第一时钟信号切换到第二时钟信号；以及...

【专利技术属性】
技术研发人员：周永奇，王晓光，李颿，
申请(专利权)人：上海兆芯集成电路有限公司，
类型：发明
国别省市：上海,31