用于抑制读取干扰的非易失性存储器件制造技术

一种非易失性存储器件包括非易失性存储单元；感测电路，耦接在耦接至非易失性存储单元的位线的感测输入线和感测输出线之间；感测输出接地部分，如果感测电路的输出信号具有低电平，则所述感测输出接地部分将感测电路的输出信号固定在低电平；以及位线接地部分，如果感测电路的输出信号固定在低电平，则所述位线接地部分将位线电压固定在接地电压。

Nonvolatile memory device for suppressing read interference

A nonvolatile memory device includes a nonvolatile memory cell; sensing circuit is coupled in coupled to the non-volatile memory cell line between sensing input and output line line sensing; sensing output grounding part, if the output signal of the sensing circuit having a low level then, the sensing output of the grounding part will sense the output signal measuring circuit is fixed on the low level; and a grounding part, if the output signal of the sensing circuit is fixed at a low level, the bit line grounding part of the bit line voltage is fixed on the ground voltage.

【技术实现步骤摘要】
用于抑制读取干扰的非易失性存储器件相关申请的交叉引用本申请要求2016年4月11日提交的申请号为10-2016-0044100的韩国申请的优先权，其通过引用整体合并于此。
本公开的各种实施例涉及一种半导体存储器件，以及更具体地，涉及一种用于抑制读取干扰的非易失性存储器件。
技术介绍
半导体存储器件根据其数据易失性通常分为随机存取存储(RAM)器件和只读存储(ROM)器件。RAM器件是在RAM器件的电源中断时丢失储存的数据的易失性器件。与此相反，ROM器件在ROM器件的电源中断时保留储存的数据。ROM器件根据数据输入方法(即，数据编程方法)也可以分为可编程ROM(PROM)器件和掩模型ROM器件。PROM器件可以在未被编程的情况下制造和销售，并且可以在PROM器件制造以后由消费者(例如，用户)直接编程。掩模型ROM器件在其制造过程中可以使用注入掩模来编程，所述注入掩模基于用户要求的数据来制造。PROM器件可以包括一次PROM(OTPROM)器件、可擦除PROM(EPROM)器件和电可擦除PROM(EEPROM)器件。一旦OTPROM器件被编程，则OTPROM器件的编程数据不能被改变。非本文档来自技高网...

【技术保护点】
一种非易失性存储器件，包括：非易失性存储单元；感测电路，耦接在耦接至非易失性存储单元的位线的感测输入线和感测输出线之间；感测输出接地部分，如果感测电路的输出信号具有低电平，则所述感测输出接地部分将所述输出信号固定在低电平；以及位线接地部分，如果感测电路的输出信号固定在低电平，则所述位线接地部分将位线电压固定在接地电压。

【技术特征摘要】
2016.04.11 KR 10-2016-00441001.一种非易失性存储器件，包括：非易失性存储单元；感测电路，耦接在耦接至非易失性存储单元的位线的感测输入线和感测输出线之间；感测输出接地部分，如果感测电路的输出信号具有低电平，则所述感测输出接地部分将所述输出信号固定在低电平；以及位线接地部分，如果感测电路的输出信号固定在低电平，则所述位线接地部分将位线电压固定在接地电压。2.如权利要求1所述的非易失性存储器件，其中，所述非易失性存储单元包括具有浮置栅、源极和耦接到接地端子的漏极的第一PMOS晶体管。3.如权利要求2所述的非易失性存储器件，其中，所述非易失性存储单元还包括耦接在位线和第一PMOS晶体管之间的选择晶体管。4.如权利要求3所述的非易失性存储器件，其中，选择晶体管包括第二PMOS晶体管，所述第二PMOS晶体管具有耦接至位线的源极、耦接至第一PMOS晶体管的源极的漏极以及耦接至选择使能信号线的栅极。5.如权利要求1所述的非易失性存储器件，其中，感测电路包括CMOS反相器，所述CMOS反相器包括耦接至电源电压线的第三PMOS晶体管以及耦接至接地端子的第一NMOS晶体管。6.如权利要求5所述的非易失性存储器件，其中，第三PMOS晶体管的栅极和第一NMOS晶体管的栅极耦接至感测输入线，以及第三PMOS晶体管的漏极和第一NMOS晶体管的漏极耦接至感测输出线。7.如权利要求6所述的非易失性存储器件，还包括耦接在电源电压线和感测电路之间的第一开关部分。8.如权利要求7所述的非易失性存储器件，其中，第一开关部分包括第四PMOS晶体管，所述第四PMOS晶体管具有被施加了第一使能信号的栅极、耦接至电源电压线的源极以及耦接至第三PMOS晶体管的源极的漏极。9.如权利要求8所述的非易失性存储器件，其中，感测输出接地部分耦接在感测输出线和接地端子之间。10.如权利要求9所述的非易失性存储器件，其中，所述感测输出接地部分包括第二NMOS晶体管，所述第二NMOS晶体管具有被施加了第二使能信号的栅极、耦接至感测输出线的漏极以及耦接至接地端子的源极。11.如权利要求10所述的非易失性存储器件，还包括耦接在电源电压线和位线之...

【专利技术属性】
技术研发人员：郑会三，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR