暂态电压抑制集成电路制造技术

本发明专利技术提供一种暂态电压抑制集成电路，包括输入输出引脚、接地引脚、基板、第一暂态电压抑制晶粒以及第二暂态电压抑制晶粒。基板提供共同总线。第一暂态电压抑制晶粒配置在基板上，且包括第一输入输出端与第一参考接地端。第二暂态电压抑制晶粒配置在基板上，且包括第二输入输出端与第二参考接地端。第二参考接地端通过共同总线电性连接至第一参考接地端，第一输入输出端连接输入输出引脚，第二输入输出端连接接地引脚。

Transient voltage suppression integrated circuit

The invention provides a transient voltage suppression integrated circuit, including an input and output pin, a ground pin, a substrate, a first transient voltage suppressing crystal, and a second transient voltage suppressing grain. The substrate provides a common bus. The first transient voltage suppresses the grain configuration on the substrate, and includes the first input output end and the first reference grounding terminal. Second transient voltage suppression grain configuration on the substrate, and includes second input and output terminals and second reference ground terminal. The second reference grounding terminal is electrically connected to the first reference grounding terminal through a common bus, and the first input and output terminal is connected with the input and output pins, and the second input and output terminals are connected with the ground pin.

【技术实现步骤摘要】
暂态电压抑制集成电路
本专利技术涉及一种暂态电压抑制集成电路，尤其涉及一种可分散静电放电能量的暂态电压抑制集成电路。
技术介绍
在现有的集成电路技术中，利用暂态电压抑制器(transientvoltagesuppressor，TVS)来提供静电放电电流的路径，并藉以保护集成电路不因静电放电现象而损毁是常见的作法。在已知
中，暂态电压抑制器提供串接在电源端以及接地端间的二极管串与齐纳二极管(Zenerdiode)来配合，并藉此产生电流路径以执行静电放电保护的动作。然而，当暂态电压抑制器上的输入输出端上存在静电放电电压时，所有的静电放电能量全由单一暂态电压抑制器承受。如此一来，暂态电压抑制器能提供的静电放电保护能力将会受到限制。
技术实现思路
本专利技术提供一种暂态电压抑制集成电路，可有效增加静电放电保护的能力。本专利技术提供一种暂态电压抑制集成电路，其包括输入输出引脚、接地引脚、基板、第一暂态电压抑制晶粒以及第二暂态电压抑制晶粒。基板提供共同总线。第一暂态电压抑制晶粒配置在基板上，且包括第一输入输出端与第一参考接地端。第二暂态电压抑制晶粒配置在基板上，且包括第二输入输出端与第二参考接地端。第二参考接地端通过共同总线电性连接至第一参考接地端，第一输入输出端连接输入输出引脚，第二输入输出端连接接地引脚。在本专利技术的一实施例中，上述的第一暂态电压抑制晶粒包括二极管串以及齐纳二极管，连接于电源端以及第一参考接地端间。二极管串包括第一输入输出端。齐纳二极管的阳极连接至第一参考接地端，阴极连接至电源端。在本专利技术的一实施例中，上述的二极管串包括第一沟道二极管以及第二沟道二极管。第一沟道二极管的阴极连接至电源端，其阳极连接至第一输入输出端。第二沟道二极管的阴极连接至第一沟道二极管的阳极，其阳极连接至第一参考接地端。在本专利技术的一实施例中，上述的第二暂态电压抑制晶粒包括二极管串以及齐纳二极管。二极管串连接于电源端以及第二参考接地端间，二极管串包括第二输入输出端。齐纳二极管的阳极连接至第二参考接地端，其阴极连接至电源端。在本专利技术的一实施例中，上述的二极管串包括第一沟道二极管以及第二沟道二极管。第一沟道二极管的阴极连接至电源端，其阳极连接至第二输入输出端。第二沟道二极管的阴极连接至第一沟道二极管的阳极，其阴极连接至第二参考接地端。在本专利技术的一实施例中，上述的第二暂态电压抑制晶粒与第一暂态电压抑制晶粒为相同构造。在本专利技术的一实施例中，上述的暂态电压抑制晶粒的基底与基板电性隔离。在本专利技术的一实施例中，上述的第二暂态电压抑制晶粒更具有一电源端，其中电源端与共同总线电性连接。在本专利技术的一实施例中，当上述的第一暂态电压抑制晶粒的数量为多个时，第二暂态电压抑制晶粒配置于暂态电压抑制晶粒的几何中心。本专利技术提供另一种暂态电压抑制集成电路，其包括至少一输入输出引脚、接地引脚、基板、至少一第一暂态电压抑制晶粒以及第二暂态电压抑制晶粒。基板提供共同总线。第一暂态电压抑制晶粒配置在基板上，包括第一输入输出端与第一参考接地端。第二暂态电压抑制晶粒配置在基板上，包括第二输入输出端与第二参考接地端。第二参考接地端通过共同总线电性连接至第一参考接地端，第一输入输出端连接输入输出引脚其中之一，第二输入输出端连接接地引脚。当静电放电电压存在于输入输出引脚的其中一个时，电流路径经由与输入输出引脚连接的第一输入输出端、第一参考接地端、共同总线、第二参考接地端、第二输入输出端至接地引脚。基于上述，本专利技术提供暂态电压抑制集成电路，以在静电放电现象发生时，通过第一暂态电压抑制晶粒以及第二暂态电压抑制晶粒提供的电流路径来执行静电放电的电流宣泄动作。如此一来，静电放电的能量可由多个晶粒来共同分担，可有效提升暂态电压抑制集成电路的静电放电保护的能力。本专利技术的基板可为半导体基板、陶瓷基板、印刷电路板、导线架或其他任何已知基板，并于其上布置共同总线。此外，本专利技术实施例利用基板做为共同总线(例如：导线架)，可使暂态电压抑制集成电路具有较佳散热效果。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明图1示出本专利技术的暂态电压抑制集成电路的等效电路及静电放电动作示意图。图2A示出本专利技术一实施例的多沟道暂态电压抑制集成电路的示意图。图2B及图2C示出本专利技术一实施例的多沟道暂态电压抑制集成电路的等效电路及静电放电动作示意图。图3A及图3B示出本专利技术另一实施例的多沟道暂态电压抑制集成电路的等效电路及静电放电动作示意图。图4及图5分别示出本专利技术不同实施例的多沟道暂态电压抑制集成电路的晶粒配置方式的示意图。附图标记：100、200、300、400、500：暂态电压抑制集成电路101、SUB：基板11、12、110、120、130、310、320、330、401～404、501～503、410、510：暂态电压抑制晶粒RGND1～RGND3：参考接地端IO1～IO8：输入输出端OIO1～OIO8：输入输出引脚BWIR1～BWIR5：封装导线AIO1：输入输出端GPAD：接地引脚ZD1～ZD3：齐纳二极管PWR1～PWR3：电源端DU1、DD1、DU2、DD2、DU11、DD11、DUR1、DDR1：沟道二极管GBUS、GBUS1、GBUS2：总线CDP1～CDP6：电流路径具体实施方式请参照图1，图1示出本专利技术的暂态电压抑制集成电路的等效电路及静电放电动作示意图。暂态电压抑制集成电路100包括基板SUB、输入输出引脚OIO1～OIO4、接地引脚GPAD以及暂态电压抑制晶粒11、12。基板SUB提供共同总线GBUS，暂态电压抑制晶粒11、12配置在基板SUB上，且第一暂态电压抑制晶粒11包括由沟道二极管DU1以及DD1串接形成的二极管串，第二暂态电压抑制晶粒12则包括由沟道二极管DU2以及DD2串接形成的二极管串。在本实施例中，沟道二极管DU1的阴极连接至电源端PWR1，沟道二极管DU1的阳极连接至沟道二极管DD1的阴极并形成输入输出端IO1。沟道二极管DD1的阳极则连接至参考接地端RGND1。此外，沟道二极管DU2的阴极连接至电源端PWR2，沟道二极管DU1的阳极连接至沟道二极管DD2的阴极并形成输入输出端IO2。沟道二极管DD2的阳极则连接至参考接地端RGND2。暂态电压抑制晶粒11、12并分别包括齐纳二极管ZD1及ZD2。齐纳二极管ZD1的阴极连接至电源端PWR1，其阳极连接至参考接地端RGND1，齐纳二极管ZD2的阴极连接至电源端PWR2，其阳极连接至参考接地端RGND2。此外，输入输出端IO1可通过封装导线电性连接至输入输出引脚OIO1～OIO4的其中之一。上述第一暂态电压抑制晶粒11的参考接地端RGND1通过封装导线BWIR1电性连接至共同总线GBUS，其中共同总线GBUS可以为具导电性的基板SUB(例如：导线架)或配置在基板SUB上的导线(或导电层)。当共同总线GBUS为具导电性的基板SUB时，参考接地端RGND1通过封装导线BWIR1直接电性连接至基板SUB。第二暂态电压抑制晶粒12的参考接地端RGND2也通过封装导线BWIR2电性连接至共同总线GBUS1，并与参考接地端RGND1电性连接。第二暂态电压抑制晶粒12的输入输出端IO本文档来自技高网...

【技术保护点】
一种暂态电压抑制集成电路，其特征在于，包括：输入输出引脚；接地引脚；基板，提供共同总线；第一暂态电压抑制晶粒，配置在所述基板上，且包括第一输入输出端与第一参考接地端；以及第二暂态电压抑制晶粒，配置在所述基板上，且包括第二输入输出端与第二参考接地端；其中，所述第二参考接地端通过所述共同总线电性连接至所述第一参考接地端，所述第一输入输出端连接所述输入输出引脚，所述第二输入输出端连接所述接地引脚。

【技术特征摘要】
2016.04.11 TW 1051111711.一种暂态电压抑制集成电路，其特征在于，包括：输入输出引脚；接地引脚；基板，提供共同总线；第一暂态电压抑制晶粒，配置在所述基板上，且包括第一输入输出端与第一参考接地端；以及第二暂态电压抑制晶粒，配置在所述基板上，且包括第二输入输出端与第二参考接地端；其中，所述第二参考接地端通过所述共同总线电性连接至所述第一参考接地端，所述第一输入输出端连接所述输入输出引脚，所述第二输入输出端连接所述接地引脚。2.根据权利要求1所述的暂态电压抑制集成电路，其特征在于，所述第一暂态电压抑制晶粒包括：二极管串，连接于电源端以及所述第一参考接地端间，所述二极管串包括所述第一输入输出端；以及齐纳二极管，其阳极连接至所述第一参考接地端，其阴极连接至所述电源端。3.根据权利要求2所述的暂态电压抑制集成电路，其特征在于，所述二极管串包括：第一沟道二极管，其阴极连接至所述电源端，其阳极连接至所述第一输入输出端；以及第二沟道二极管，其阴极连接至所述第一沟道二极管的阳极，其阳极连接至所述第一参考接地端。4.根据权利要求1所述的暂态电压抑制集成电路，其特征在于，所述第二暂态电压抑制晶粒包括：二极管串，连接于一电源端以及所述第二参考接地端间，所述二极管串包括所述第二输入输出端；以及齐纳二极管，其阳极连接至所述第二参考接地端，其阴极连接至所述电源端。5.根据权利要求4所述的暂态电压抑制集成电路，其特征在于，所述二极管串包括：第一沟道二...

【专利技术属性】
技术研发人员：陈志豪，
申请(专利权)人：力祥半导体股份有限公司，
类型：发明
国别省市：中国台湾,71