制造半导体装置的方法制造方法及图纸

在一种制造半导体装置的方法中，第一介电层形成于设置于基板上的下方结构上。抗平坦化层形成于第一介电层上。第二介电层形成于第一介电层及抗平坦化层上。对第二介电层、抗平坦化层及第一介电层执行平坦化作业。抗平坦化层由异于第一介电层的材料所制成。

【技术实现步骤摘要】
制造半导体装置的方法
本专利技术实施例是关于一种半导体集成电路，特别是关于一种包含平坦化作业的半导体装置的制造方法，例如化学机械研磨。
技术介绍
随着半导体产业进展到纳米技术制程节点以寻求较高装置密度、较高表现及较低成本的关系，来自制造及设计方面的挑战驱使着三维设计的发展，例如鳍式场效晶体管(FinFET)。FinFET装置典型来说包含附有高深宽比的半导体鳍片及于其中形成半导体晶体管装置的通道及源极/漏极区。栅极形成于并沿着鳍装置的侧边(例如，包覆)，利用增加通道及源极/漏极区的表面积的优点以生产较快、较可靠及较好控制的半导体晶体管装置。一或多个层间介电(介电)层形成于鳍状结构及/或栅极结构上，及对介电层执行平坦化作业，例如化学机械研磨制程。
技术实现思路
本揭露一实施态样是提供一种制造半导体装置的方法，包含：形成一第一介电层于设置于一基板上的下方结构上；形成一抗平坦化层于第一介电层上；形成一第二介电层于第一介电层及抗平坦化层上；以及对第二介电层、抗平坦化层及第一介电层执行一平坦化作业，其中抗平坦化层是由异于第一介电层的材料所制成。附图说明当结合附图阅读以下详细描述时将更好地理解本揭露内容的态样。但须强调的是，依照本产业的标准做法，各种特征未按照比例绘制。事实上，各种特征的尺寸为了清楚的讨论而可被任意放大或缩小。图1-8是依据本揭露的一实施方式，显示用于制造半导体装置的例示性连续制程；图9是依据本揭露的一实施方式，显示半导体装置的例示性布局结构；图10-17是依据本揭露的一实施方式，显示用于制造半导体装置的例示性连续制程；图18及图19是依据本揭露的另一实施方式，显示用于制造半导体装置的例示性连续制程；图20及图21是依据本揭露的另一实施方式，显示用于制造半导体装置的例示性连续制程。具体实施方式本揭露接下来将会提供许多不同的实施方式或实施例以实施本揭露中不同的特征。各特定实施例中的组成及配置将会在以下作描述以简化本揭露。这些为实施例仅作为示范并非用于限定本揭露。例如，元件的尺寸并非限定于揭露的范围或数值，但可取决于制程条件及/或理想的装置特性。此外，叙述中一第一特征形成于一第二特征之上可包含实施例中的第一特征与第二特征直接接触，亦可包含第一特征与第二特征之间更有其他额外特征形成介于第一及第二特征间，使第一特征与第二特征无直接接触。为了简单及清晰，各种特征可任意地以不同比例绘制。进一步，空间关系的用语像是“下方”、“之下”、“较低”、“上方”、“较高”及类似用语，可用于此处以便描述附图中一元件或特征与另一元件与特征之间的关系。这些相对空间关系的用语是为了涵盖除了附图所描述的方向以外，元件于使用或操作中的各种不同的方向。装置可另有其他导向方式(旋转90度或朝其他方向)，此时的空间相对关系也可依上述方式解读。此外，用语像是“由…所制成”可意味着“包含”或“由…组成”。图1-8是依据本揭露的一实施方式，说明用于制造半导体装置的例示性连续制程。图1-8说明用于制造一种介电层的例示性连续制程，其形成于下方结构及基板上。下方结构包含，例如，鳍状结构、栅极结构、金属配线及其组成。图1-8中，关于下方结构及/或任何额外元件的详细说明被简化或省略。如图1中所示，下方结构20设置于基板10上。图2中，第一介电层30形成于下方结构20及未设置下方结构的基板10区域上。第一介电层30由例如，一或多层氧化硅为基底的绝缘材料所制成，例如SiO2、TEOS(硅酸乙酯)、BPSG(硼磷硅玻璃)或低介电系数(low-k)介电材料。低介电系数介电材料具有k值(介电常数)低于约4.0。一些低介电系数介电材料具有k值低于约3.5及可具有k值低于约2.5。用于第一介电层30的材料可包含元素Si、O、C及/或H，例如SiCOH及SiOC。有机材料例如聚合物可用于第一介电层30。例如，第一介电层30由一或多层含碳材料、有机硅玻璃、含成孔剂材料及/或其组合所制成。第一介电层30可利用例如，等离子增强化学气相沉积(PECVD)、低压CVD(LPCVD)、可流动式CVD、原子层CVD(ALCVD)及/或旋转技术来形成。在一些实施方式中，第一介电层30的厚度落于范围自约500nm至约1500nm。接着，如图3中所示，抗平坦化膜利用PECVD、LPCVD或其他适合的膜形成法形成于第一介电层30上。抗平坦化膜40包含具有于后续平坦化作业中(例如，化学机械研磨(CMP))蚀刻速率低于第一介电层30的材料。在一些实施方式中，抗平坦化膜包含一或多层氮化硅为基底的绝缘材料，例如SiN、SiON或SiCN、碳化硅(SiC)或铝为基底的绝缘材料，例如AlO或AlON。在一些实施方式中抗平坦化膜40的厚度落于范围自约50nm至约300nm，及在其他实施方式中落于范围自约100nm至约200nm。如图4及图5中所示，图案化制程，包含对抗平坦化膜40进行微影及蚀刻制程以获得抗平坦化层45。在一些实施方式中，如图4中所示，遮罩层50，例如光阻层或硬遮罩层，形成于抗平坦化膜40上。接着，如图5中所示，对抗平坦化膜40进行蚀刻以获得抗平坦化层45。如图5中所示，抗平坦化层45形成于第一介电层30的凹部上。在凹部中，形成于基板10的第一介电层30顶面的高度低于在其他地方形成的第一介电层30顶面的高度，例如，在下方结构20上。特别是，凹部形成于基板10区域，其无下方结构20形成。在一些实施方式中，凹部的尺寸大于50nm2。在一些实施方式中，下方结构20包含多个图案，例如，鳍状结构、栅极结构或传导性图案，及设置于基板10的密集区。抗平坦化层45形成于粗糙区(实质地对应到凹部)上，此处多个结构的密度小于门槛密度。在一实施方式中，门槛密度可由多个结构间的间距来决定。例如，密集区为一区域其所在的相邻下方图案间的距离等于或小于门槛间距S1及粗糙区为一区域介于相邻下方图案之间，其距离大于门槛间距S1。在一些实施方式中，门槛间距S1为k×密集区中相邻下方图案间最小间距，此处k大于一(1)。在某些实施方式中，k为2、3、4或更多。接着，如图6中所示，第二介电层60形成于抗平坦化层45及第一介电层30上。可使用相似于第一介电层30的材料及膜形成法以形成第二介电层60。在一些实施方式中，第二介电层60的厚度落于范围自约50nm至约300nm，及在其他实施方式中，落于范围自约100nm至约200nm。如图7及图8中所示，对第二介电层60、抗平坦化层45及第一介电层30执行平坦化作业，例如回蚀作业或CMP。蚀刻或研磨位于粗糙区(凹部)的第二介电层60比下方结构20上方的密集区还快。如图7中所示，在抗平坦化层45曝露后，由于抗平坦化层45的蚀刻速度比第一及第二介电层还慢，在密集区及粗糙区的蚀刻速度可获得平衡。结果，如图8中所示，比起未使用抗平坦化层的情况，平坦的第一介电层可带有较为平坦的表面轮廓。换句话说，可降低所谓的“碟化效应(dishingeffect)”。在一些实施方式中，碟陷量H2，其为第一介电层30的最低顶面部分与近粗糙区第一介电层的最高顶面部分间高度的差异，当抗平坦化层45未使用时，碟陷量落于范围自约15％至约30％。在某些实施方式中，碟陷量H2落于范围约自1nm至约10nm。图9是依据本揭露的本文档来自技高网...

【技术保护点】
一种制造半导体装置的方法，其特征在于，包含：形成一第一介电层于设置于一基板上的一下方结构上；形成一抗平坦化层于该第一介电层上；形成一第二介电层于该第一介电层及该抗平坦化层上；以及对该第二介电层、该抗平坦化层及该第一介电层执行一平坦化作业，其中该抗平坦化层是由异于该第一介电层的材料所制成。

【技术特征摘要】
2016.03.25 US 15/081,8001.一种制造半导体装置的方法，其特征在于，包含：形成一第一介电层于设置于一基板上的一下方结构上；形...

【专利技术属性】
技术研发人员：吴俊毅，李亮峣，蔡宗杰，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71