半导体装置的形成方法制造方法及图纸

半导体装置的形成方法包含形成鳍状物于基板上；沉积栅极层于鳍状物上，且栅极层具有第一材料；以及沉积牺牲层于栅极层上，且牺牲层具有第二材料。此方法亦包含以第一浆料或蚀刻品移除牺牲层的第一部分，且第一浆料或蚀刻品对第一材料与第二材料具有第一选择性。此方法亦包含以第二浆料或蚀刻品移除栅极层的第一部分与牺牲层的第二部分以形成平坦化的栅极层，且第二浆料或蚀刻品对第一材料与第二材料具有第二选择性。第一选择性大于第二选择性。上述方法的优点之一为降低下方的结构密度对栅极层的平坦化工艺的影响，并降低横越晶片的装置结构上的栅极层其厚度差异。

Method for forming semiconductor device

The method includes forming a fin formed on the substrate of the semiconductor device; depositing a gate layer on the fin, and the gate layer has a first material; and depositing a sacrificial layer on the gate layer, and a sacrificial layer with second materials. The method also includes a first portion that removes the sacrificial layer with the first slurry or etch, and the first slurry or etch has a first selectivity to the first material and the second material. This method also contains second parts: the first part and the second sacrificial layer etching products to remove slurry or gate layer to form a gate layer flattening, and second slurry or etching on the first material and the second material with second selectivity. First, selectivity is greater than second selectivity. One of the advantages of the above method is to reduce the influence of the lower structure density on the planarization process of the gate layer, and to reduce the thickness difference of the gate layer of the device structure across the wafer.

【技术实现步骤摘要】

本公开实施例涉及半导体装置与其形成方法。
技术介绍
随着半导体技术进展，对更高储存容量、更快处理系统、更高效能、与更低成本的需求也随之增加。为达上述需求，半导体产业持续缩小半导体装置的尺寸。半导体装置可为金属氧化物半导体场效晶体管(MOSFET)如平面的MOSFET与FinFET。尺寸缩小会增加半导体工艺的复杂度。
技术实现思路
本公开一实施例提供的半导体装置的形成方法，包括：形成多个鳍状物于基板上；沉积栅极层于鳍状物上，且栅极层具有第一材料；沉积牺牲层于栅极层上，牺牲层具有第二材料，且第二材料不同于第一材料；以第一浆料或蚀刻品移除牺牲层的第一部分，且第一浆料与蚀刻品对第一材料与第二材料具有第一选择性；以第二浆料或蚀刻品移除栅极层的第一部分与牺牲层的第二部分以形成平坦化的栅极层，第二浆料或蚀刻品对第一材料与第二材料具有第二选择性，且第一选择性大于第二选择性。附图说明图1-图5是一些实施例中，半导体装置于工艺的多种阶段的附图。图6是半导体装置的半成品的剖视图。图7-图13是一些实施例中，半导体装置于工艺的多种阶段的附图。图14是一些实施例中，半导体装置的制作方法的流程图。其中，附图标记说明如下：D1、D2、D3、D4、D5深度D、H1、H2、H3、H4、T742、1154t厚度H5、H6、H7、H8高度S1、S2形貌高度W1、W2、W3、W4、W5宽度100半导体装置102基板102t、212t、216t、220t、224t、226t、336t、538t、742t*、1258t上表面104a垫层104b掩模层106光致抗蚀剂层108.1、108.2、108.3、108.4、108.5开口210、214、218、222鳍状物区210*FinFET212、212*、216、216*、220、220*、224、224*鳍状物226、228、230、232、234沟槽336STI区538、538*多晶硅层538**平坦化的多晶硅层538p隆起区538s、538s*、538s**、538s**、742s表面形貌538v凹陷640所需的平坦化的多晶硅表面高度742牺牲盖层742*平坦化的牺牲盖层部分844复合表面1046、1048、1050、1052栅极结构1154间隔物1156、1364界面1258部分1360源极区1362漏极区1400方法1410、1420、1430、1440、1450、1460步骤具体实施方式下述内容提供的不同实施例或实例可实施本公开的不同结构。特定构件与排列的实施例是用以简化本公开而非局限本公开。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触，或两者之间隔有其他额外构件而非直接接触。此外，本公开的多种例子中可重复标号，但这些重复仅用以简化与清楚说明，不代表不同实施例及/或设置之间具有相同标号的单元之间具有相同的对应关系。此外，空间性的相对用语如「下方」、「其下」、「较下方」、「上方」、「较上方」、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。值得注意的是，下述内容提及的「一实施例」、「例示性实施例」、或类似叙述指的是可包含特定结构或特征的实施例，但每一实施例不必包含特定结构或特征。此外，这些用语所指的不一定是相同实施例。另一方面，当一实施例关于特定结构或特征时，本领域技术人员自可将此实施例的结构或特征，连结至未明确说明这些结构或特征的另一实施例。此处所用的用语「约」指的是给定值的±10％，或视情况为给定值的±5％，或一些实施例中为给定值的±1％。举例来说，「约100nm-」包含90nm至110nm之间的范围。此处所用的用语「名义上」指的是构件或讯号的性质或参数，在产品设计时通常高于及/或低于给定数值的范围。数值范围通常源自于工艺或容忍度的些微变异。举例来说，一膜具有名义上100nm的厚度，应理解为100nm加上或减去特定％的数值，比如100nm±1％、100nm±5％、或100nm±10％。应理解的是，此处所用的术语或用语仅用以说明而非局限本公开，其可使本领域技术人员理解本公开。此处所用的用语「选择性」指的是相同蚀刻条件下，两种材料的蚀刻率的比例。此处所用的用语「基板」指的是后续材料层添加其上的材料。基板本身可图案化，且添加其顶部上的材料亦可图案化或未图案化。此外，「基板」可为任何种类的半导体材料如硅、锗、砷化镓、磷化铟、或类似物。另一方面，基板可为非导电材料如玻璃或蓝宝石晶片。制作FinFET的方法的实施例图1-图5与图7-图13是一些实施例中，半导体装置于工艺的多种阶段中的透视图与剖视图。图1是一些实施例中，图案化半导体的基板102之后的半导体装置100其半成品的剖视图。垫层104a与掩模层104b形成于基板102上。垫层104a可为薄膜如氧化硅，其形成方法可为热氧化工艺。垫层104a可作为基板102与掩模层104b之间的粘着层。垫层104a亦可作为蚀刻掩模层104b时的蚀刻停止层。在一实施例中，掩模层104b的组成为氮化硅，其形成方法可为低压化学气相沉积(LPCVD)或等离子体增强CVD(PECVD)。掩模层104b作为后续蚀刻工艺时的硬掩模。图案化的光致抗蚀剂层106形成于掩模层104b上，且具有开口108.1、108.2、108.3、108.4、与108.5。图2是一实施例中，分别形成鳍状物区210的鳍状物212、鳍状物区214的鳍状物216、鳍状物区218的鳍状物220、与鳍状物区222的鳍状物224之后的半导体装置100其半成品的剖视图。经由开口108.1、108.2、108.3、108.4、与108.5蚀刻掩模层104b与垫层104a，以露出下方的基板102。接着蚀刻露出的基板102，以形成沟槽226、228、230、232、与234于基板102中。沟槽226、228、230、232、与234分别具有深度D1、D2、D3、D4、与D5，各自取决于蚀刻参数与开口108.1、108.2、108.3、108.4、与108.5的宽度W1、W2、W3、W4、与W5(蚀刻速率负载效应)。由于蚀刻速率负载效应，基板102的较大的露出区域被蚀刻的速率，比基板102的较小的露出区域被蚀刻的速率快。如此一来，图案化的光致抗蚀剂层106其较宽的开口会导致较深的沟槽，而较窄的开口会导致较浅的沟槽。举例来说，对应开口108.2的基板102的面积，大于对应开口108.1、108.3、108.4、及/或108.5的基板102的面积，因此对应开口108.2的沟槽228的深度D2大于沟槽226、230、232、及/或234的深度D1、D3、D4、及/或D5。在另一实施例中，由于蚀刻速率负载效应，开口的宽度W2>W3>W5>W1造成沟槽的深度D2>D3>D5>D1。蚀刻速率负载效应即蚀刻速率受其蚀刻表面的大小影响。一般而言，露出的面积增加时，蚀刻速率通常增加。在一些实施例中，开口108.1、108.2、108.3、108.4、与108.5的宽度W1、W2、W3、W4、与W5，各自对应沟槽226、本文档来自技高网...

【技术保护点】
一种半导体装置的形成方法，包括：形成多个鳍状物于一基板上；沉积一栅极层于该些鳍状物上，且该栅极层具有一第一材料；沉积一牺牲层于该栅极层上，该牺牲层具有一第二材料，且该第二材料不同于该第一材料；以一第一浆料或蚀刻品移除该牺牲层的第一部分，且该第一浆料与蚀刻品对该第一材料与该第二材料具有一第一选择性；以一第二浆料或蚀刻品移除该栅极层的第一部分与该牺牲层的第二部分以形成一平坦化的栅极层，该第二浆料或蚀刻品对该第一材料与该第二材料具有一第二选择性，且该第一选择性大于该第二选择性。

【技术特征摘要】
2016.03.24 US 15/079,2431.一种半导体装置的形成方法，包括：形成多个鳍状物于一基板上；沉积一栅极层于该些鳍状物上，且该栅极层具有一第一材料；沉积一牺牲层于该栅极层上，该牺牲层具有一第二材料，且该第二材料不同于该第一材...

【专利技术属性】
技术研发人员：粘博钦，洪伟伦，陈盈淙，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71