具有非松弛应变通道的场效应晶体管制造技术

本发明专利技术涉及具有非松弛应变通道的场效应晶体管，其用于场效应晶体管的装置结构及使用硅绝缘体衬底的装置层形成此类装置结构的方法。在装置层中形成通道及隔离区。位于栅极结构下方的通道于装置层上形成并在应变下由半导体材料所构成。装置层的一部分位于隔离区与通道之间。装置层的此部分处于比通道的半导体材料中的应变更小的应变下。

Field effect transistor with non relaxation strain channel

The present invention relates to a field effect transistor having a non relaxation strain channel, a device structure for a field effect transistor, and a device layer using a silicon insulator substrate to form such a device structure. A passageway and an isolation zone are formed in the device layer. A channel located below the gate structure is formed on the device layer and is formed of semiconductor material under strain. A part of the device layer between the isolation zone and the passageway. This part of the device layer is in a smaller strain than the semiconductor material in the channel.

【技术实现步骤摘要】
具有非松弛应变通道的场效应晶体管
本专利技术大体上是关于集成电路，并且特别的是，关于具有应变通道的场效应晶体管用的装置结构及形成此类装置结构的方法。
技术介绍
在微处理器、静态随机存取内存、以及其它类型的数字集成电路中，使用互补式金属氧化物半导体(CMOS)技术。大体上，CMOS技术凭靠互补及对称的p型与n型场效应晶体管(nFET与pFET)对以实施逻辑功能。平面型场效应晶体管包括主动半导体区、界定于主动半导体区中的源极与漏极、以与栅极电极。对栅极电极施加超过特性阈值电压的控制电压时，反转或空乏层通过产生的电场在介于源极与漏极之间的主动半导体区中所界定的通道中形成，而且源极与漏极之间出现载子流动以产生装置输出电流。上覆半导体绝缘体(SOI)衬底可在CMOS技术中有所帮助。与使用主体硅晶圆建置的场效应晶体管相比较，上覆半导体绝缘体衬底允许以显著更高速度操作，同时改善电隔离并减少电损耗。场效应晶体管的效能可透过使用薄型主动半导体层来改善，其允许场效应晶体管在全空乏状态下操作，对栅极电极施加标准控制电压时，空乏层于此全空乏状态下延展至埋置型氧化物层。在某些技术节点中，可将不同通道材料用于n型场效应晶体管装置及p型场效应晶体管装置。举例而言，若通道由与硅不同的半导体材料所组成，则可增强p型场效应晶体管的装置效能。举例而言，p型场效应晶体管的通道可由硅锗(SiGe)所组成，其特征在于比硅的空穴迁移率更大的更高空穴载子迁移率。半导体制作中将浅沟槽隔离(shallowtrenchisolation；STI)用于隔离邻接的场效应晶体管。浅沟槽隔离是通过蚀刻局限主动半导体区的沟槽并以诸如二氧化硅的电绝缘体填充沟槽所形成。在某些环境下，浅沟槽隔离可能使p型场效应晶体管的SiGe通道中存在的应变令人不希望地松弛。需要具有应变通道的场效应晶体管用的改良型装置结构及形成此类装置结构的方法。
技术实现思路
在本专利技术的一具体实施例中，提供一种用于使用硅绝缘体衬底(silicon-on-insulatorsubstrate)的装置层形成装置结构的方法。在装置层中形成通道及隔离区。位于栅极结构下方的通道于装置层上形成并在应变下由半导体材料所构成。装置层的一部分位于隔离区与通道之间。装置层的此部分处于比通道的半导体材料中的应变更小的应变下。在本专利技术的一具体实施例中，提供一种使用硅绝缘体衬底的装置层形成的装置结构。装置结构包括位在该装置层上的栅极结构、位在该装置层中的通道、以及位在该装置层中的隔离区。通道位于该栅极结构中，并且该通道由半导体材料在应变下所构成。装置层的一部分位于隔离区与通道之间。装置层的此部分处于比通道的半导体材料中的应变更小的应变下。附图说明附图是合并于本说明书的一部分并构成该部分，绘示本专利技术的各项具体实施例，并且连同上述对本专利技术的一般性说明、及下文对具体实施例提供的详细说明，目的是为了阐释本专利技术的具体实施例。图1至图5是衬底的一部分的截面图，其根据本专利技术的一具体实施例绘示形成装置结构的制作程序的接连阶段。图6是示意性俯视图，其中为求清楚说明而展示栅极堆叠、装置层的已处理部分、沟槽隔离区、以及在该已处理部分中提供应变保存性的装置层的部分。主要组件符号说明10上覆半导体绝缘体(SOI)衬底12装置层14埋置型氧化物(BOX)层16处理晶圆18硬掩模层20开口22外延半导体层23氧化残留物24已处理部分25、40、42部分26蚀刻掩模28、30、32、34沟槽36、38侧壁44、46、48、70隔离区50、52装置区51、53场效应晶体管54、55栅极结构56非导电性间隔物60、62、64、66源极/漏极区68通道72纵轴d1尺寸d2长度。具体实施方式请参阅图1，并且根据本专利技术的一具体实施例，上覆半导体绝缘体(SOI)衬底10包括装置层12、由硅的氧化物(例如：SiO2)所构成形式为埋置型氧化物(buriedoxide；BOX)层14的埋置型介电层、以及处理晶圆(handlewafer)16。装置层12通过中介BOX层14而与处理晶圆16分开，并且比处理晶圆16薄很多。在一项具体实施例中，装置层12可具备可用于制造全空乏SOI装置(fully-depletedSOIdevice；FDSOI)的极薄上覆半导体绝缘体(extremelythinsemiconductoroninsulator；ETSOI)衬底的特性而极薄(即2nm至15nm的厚度)。装置层12与处理晶圆16可由诸如单晶硅的单晶半导体材料所构成。BOX层14具有沿着接口与处理晶圆16直接接触的表面、及沿着接口与装置层12直接接触的另一表面，而且这些表面通过延展至SOI衬底10的边沿的BOX层14的厚度来分开。装置层12通过BOX层14与处理晶圆16电隔离。硬掩模层18位于装置层12的顶端表面上。硬掩模层18可由介电材料所组成，诸如通过化学气相沉积所沉积的氮化硅(Si3N4)。选择构成硬掩模层18的介电材料以提供相对于构成装置层12的半导体材料的蚀刻选择性。使用蚀刻掩模及蚀刻程序图案化硬掩模层18以形成开口20，其穿过硬掩模层18延展至装置层12的顶端表面。在硬掩模层18中的开口20内侧的一部分装置层12上、以及在装置层12的顶端表面上形成外延(epitaxial)半导体层22。在一具体实施例中，外延半导体层22可含有锗，并且特别的是，可由化学气相沉积(CVD)所沉积并具有范围自2％至50％的锗浓度(即锗含量与锗及硅含量的比率)的硅锗(SiGe)所构成。外延半导体层22可使用外延生长程序来形成。外延生长是一种藉以在装置层12的单晶半导体材料上沉积外延半导体层22的单晶半导体材料的程序，而且其中装置层12的单晶材料的晶向及晶体结构于外延半导体层22的半导体材料中重现。外延半导体层22可通过选择性外延生长程序来形成，其中成分半导体材料就半导体表面上的外延生长而集结，但未就起自绝缘体表面(诸如硬掩模层18的顶端表面)的外延生长而集结。请参阅图2，其中相似的参考组件符号是指图1中及后续制作阶段时相似的特征，热程序用于令锗原子自外延半导体层22(图1)传送(例如：扩散)到名义上与开口20的区域重合的装置层12的一部分24内。装置层12的已处理部分24自装置层12的顶端表面延展至BOX层14，并且与BOX层14直接接触。换句话说，装置层12的整个厚度通过热程序在与外延半导体层22接触的区段上方局部改质而形成与装置层12的围绕的未处理区段具有不同组成的已处理部分。有差异的组成在装置层12的已处理部分24内付与应变，其在一项具体实施例中可以是压缩应变。在一具体实施例中，热程序可包含热缩合作用(thermalcondensation)，其涉及湿式热氧化程序或干式热氧化程序。在氧化作用期间，锗原子随着外延半导体层22起于其顶端表面朝与装置层12的部分24介接处跨布其厚度氧化而不可逆地自外延半导体层22传送到装置层12内。就其它因素而言，热缩合作用基于各具有钻石晶格结构的锗及硅、以及介于锗与硅之间关于氧的不同化学亲和性。在一具体实施例中，热缩合作用可在含有至少一种含氧气体的氧化环境中通过干式氧化程序来进行(例如：在范围例如自850℃至1250℃的衬底温度下使用氧当作氧化气体的干式氧本文档来自技高网...

【技术保护点】
一种使用硅绝缘体衬底的装置层形成的装置结构，该装置结构包含：位在该装置层上的栅极结构；位在该装置层中的通道，该通道位于该栅极结构下方，并且该通道由半导体材料在应变下所构成；以及位在该装置层中的第一隔离区，其中，该装置层的第一部分位于该第一隔离区与该通道之间，并且该装置层的该第一部分处于比该通道的该半导体材料中的该应变更小的应变下。

【技术特征摘要】
2016.03.03 US 15/060,0671.一种使用硅绝缘体衬底的装置层形成的装置结构，该装置结构包含：位在该装置层上的栅极结构；位在该装置层中的通道，该通道位于该栅极结构下方，并且该通道由半导体材料在应变下所构成；以及位在该装置层中的第一隔离区，其中，该装置层的第一部分位于该第一隔离区与该通道之间，并且该装置层的该第一部分处于比该通道的该半导体材料中的该应变更小的应变下。2.如权利要求1所述的装置结构，其中，该装置层的该第一部分与该通道并列，并且该装置层的该第一部分与该第一隔离区并列。3.如权利要求1所述的装置结构，其更包含：位在该装置层中的第二隔离区；以及该装置层的第二部分，位于该第二隔离区与该通道之间，其中，该装置层的该第二部分处于比该通道的该半导体材料中的该应变更小的应变下。4.如权利要求1所述的装置结构，其中，该装置层的该部分由半导体材料所组成，该通道的该半导体材料与该装置层的该部分的该半导体材料具有不同的组成，该硅绝缘体衬底更包括埋置型氧化物层，并且该通道的该半导体材料自该装置层的顶端表面延展至该埋置型氧化物层。5.如权利要求4所述的装置结构，其中，该装置层具有范围自2nm至15nm的厚度。6.如权利要求4所述的装置结构，其中，该通道的该半导体材料由硅锗所构成，而该装置层的该第一部分的该半导体材料由硅所构成。7.如权利要求1所述的装置结构，其中，该栅极结构具有横切于该栅极结构的纵轴的长度，并且该通道的该半导体材料中的该应变是在平行于该长度的该通道中受到引导。8.如权利要求7所述的装置结构，其中，该通道具有平行于该栅极结构的该纵轴的宽度，并且更包含：位在该装置层中的第二隔离区，该第二隔离区配置成顺着该宽度的方向接触该通道。9.如权利要求1所述的装置结构，其更包含：与该通道耦合的源极；以及与该通道耦合的漏极，其中，该通道的该半导体材料中的该应变于该源极与该漏极之间受到引导。10.如权利要求1所述的装置结构，其中，该装置层的该第一部分无应变，并且该通道的该半导体材料中的该应变是压缩应变。11.一种使用硅绝缘体衬底的装置层形成装置结构的方法，该方法包含：形成位在该装置层中的通道；形成位在该装置层中的...

【专利技术属性】
技术研发人员：K·A·努米，C·奥尔托兰，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：开曼群岛,KY