半导体器件结构制造技术

本实用新型专利技术涉及半导体器件结构。在一个实施方案中，一种半导体器件包括块状半导体衬底，所述衬底包括上边界为第二导电类型掺杂区并且下边界为另一种第二导电性半导体区的第一导电类型浮动掩埋掺杂区。电介质隔离区延伸通过所述第二导电性掺杂区和所述第一导电性浮动掩埋掺杂区进入所述半导体区中。功能器件设置在所述第二导电类型掺杂区内。所述第一导电类型浮动掩埋掺杂区被构造为在相邻电介质隔离区之间侧向延伸的自偏置区域。

【技术实现步骤摘要】
半导体器件结构相关申请的交叉引用本申请要求2016年4月27日提交的共同待审的美国专利申请第15/140,152号的优先权权益，该专利申请要求2016年1月11日提交的美国临时专利申请第62/277,326号的优先权权益。两个专利申请都全文并入本文中。
本技术整体涉及电子器件，更具体地涉及半导体器件结构。
技术介绍
集成电路已经被分类为模拟器件、数字器件或功率器件。智能功率技术将模拟电路和数字电路与功率器件组合或集成在单个半导体衬底上或内。智能功率电路的智能部分将(例如)控制功能、诊断功能和保护功能添加到功率半导体器件。智能功率技术已经使用于汽车应用和工业应用的功率驱动器的稳健性和可靠性提升。此类应用已经包括例如用于控制ABS制动系统的智能电源开关、用于气囊控制的系统功率芯片、发动机管理、电动机控制、开关式电源、车灯的智能开关等。将逻辑功能和模拟功能与功率晶体管整合在单个半导体管芯上，对用于物理分开和电隔离不同功能器件的隔离方案提出挑战。此类隔离方案包括了例如结隔离方案和电介质隔离方案。电介质隔离方案包括了在侧向上分开部件但未触及衬底的电介质沟槽隔离，以及提供侧向隔离和纵向衬底隔离两者的绝缘体上半导体(“SOI”)方案。另一种隔离方案将电介质沟槽隔离与结隔离区组合，其中结隔离区已经被设置毗邻器件的有源区内的沟槽隔离区。然而，以上指出的隔离方案具有若干缺点。例如，结隔离方案包括占用半导体芯片内的侧向空间的掺杂区，这导致使用较大的芯片尺寸来确保有足够的侧向间隔以维持击穿特性。另外，因为结隔离方案占用较大区域，结隔离方案还往往呈现不希望的高电容。SOI技术提供减小的芯片尺寸，但具有以下问题：散热、由于较高平均结温度导致的高导通电阻、在感应箝位期间的较低稳健性，以及在静电放电(“ESD”)事件期间的较低能量性能等。此外，在高电压SOI技术中，顶层朝向底层衬底的单位面积寄生电容通常超过纵向结隔离所提供的单位面积电容。另外，SOI技术制造成本昂贵。因此，期望具有一种克服上述现有隔离技术的缺点的隔离结构。还期望该结构和方法支持低电压器件和高电压器件在单个半导体芯片内的集成，支持相对于块状衬底电势的正偏压和负偏压两者以便增加设计灵活性并增强在不利操作条件下的器件性能，具有可管理的寄生效应，以及具有较低的制造成本。
技术实现思路
本说明书除其他特征之外包括一种半导体器件结构，该结构包括自隔离块状半导体衬底。该衬底包括第一导电类型的浮动掩埋掺杂区，其设置在第二导电类型的掺杂区与第二导电类型的半导体区之间。浮动掩埋掺杂区邻接或毗邻沟槽隔离结构，该沟槽隔离结构与浮动掩埋掺杂区一起将掺杂区电隔离。功能器件设置在掺杂区中。该块状半导体衬底被提供成不具有直接物理接触浮动掩埋掺杂区的欧姆或低欧姆接触结构。除了别的以外，块状半导体衬底减少先前结构的占用面积，并且展示比先前结构改善的热性能和电性能。在一个实施方案中，半导体器件结构包括具有第一主表面和与之相对的第二主表面的自隔离块状半导体衬底。该自隔离块状半导体衬底包括：第一导电类型的浮动掩埋掺杂区、设置在浮动掩埋掺杂区与第一主表面之间的第二导电类型的掺杂区、以及设置在浮动掩埋掺杂区与第二主表面之间的第二导电类型的半导体区。沟槽隔离区从第一主表面延伸通过掺杂区、延伸通过浮动掩埋掺杂区、并且延伸进入半导体区中，其中浮动掩埋掺杂区邻接沟槽隔离区。半导体器件设置在掺杂区内。在一个实施方案中，该半导体器件结构被构造为智能功率半导体器件结构。根据上述结构的一个具体实施例，包含下列技术特征中的一项或多项：所述掺杂区与所述半导体区被设置成不具有与所述浮动掩埋掺杂区进行直接或低欧姆接触的任何扩散接触结构或导电接触结构。所述自隔离块状半导体衬底被设置成不具有将所述掺杂区与所述半导体区部分或完全地纵向分开的任何侧向延伸的掩埋氧化物或SOI结构。根据上述结构的一个具体实施例，包含下列技术特征中的一项或多项：所述浮动掩埋掺杂区具有变化的掺杂物浓度。所述浮动掩埋区包括：毗邻所述掺杂区的第一区域；以及设置在所述第一区域与所述半导体区之间的第二区域。所述第一区域具有比所述第二区域更低的掺杂物浓度。所述浮动掩埋区还包括设置在所述第二区域与所述半导体区之间的第三区域。所述第三区域具有比所述第二区域更低的掺杂物浓度。根据上述结构的一个具体实施例，所述半导体器件包括功率MOS器件。根据上述结构的一个具体实施例，包含下列技术特征中的一项或多项：还包括设置在所述掺杂区内从而侧向和纵向地包封所述半导体器件的屏蔽结构。其中：所述屏蔽结构包括：设置在所述浮动掩埋掺杂区与所述半导体器件之间的所述第一导电类型的掩埋层部分；以及侧向设置在所述沟槽隔离区与所述半导体器件之间的所述第一导电类型的下沉部分。其中所述下沉部分物理接触所述屏蔽结构的所述掩埋层部分。其中所述半导体器件包括CMOS器件。所述半导体器件包括从所述第一主表面延伸进入所述掺杂区中并且被所述掺杂区与所述浮动掩埋掺杂区纵向分开的所述第一导电类型的至少一个第二掺杂区。在另一个实施方案中，半导体器件结构包括具有第一主表面和与之相对的第二主表面的块状半导体衬底。该块状半导体衬底包括：第一导电类型的浮动掩埋掺杂区、设置在浮动掩埋掺杂区与第一主表面之间的第二导电类型的掺杂区；以及设置在浮动掩埋掺杂区与第二主表面之间的第二导电类型的半导体区，其中掺杂区和半导体区被提供成不具有与浮动掩埋掺杂区进行直接或低欧姆接触的任何扩散接触结构或导电接触结构。一对侧向分开的隔离沟槽从第一主表面延伸通过掺杂区、延伸通过浮动掩埋掺杂区、并且延伸进入半导体区中，其中浮动掩埋掺杂区邻接这对侧向分开的隔离沟槽。半导体器件设置在至少一对侧向分开的隔离沟槽之间的掺杂区中。根据上述结构的一个具体实施例，包含下列技术特征中的一项或多项：所述块状半导体衬底被设置成不具有将所述掺杂区与所述半导体区部分或完全地纵向分开的任何侧向延伸的掩埋氧化物或SOI结构。所述浮动掩埋区包括：毗邻所述掺杂区的第一区域；设置在所述第一区域与所述半导体区之间的第二区域，其中所述第一区域具有比所述第二区域更低的掺杂物浓度；以及设置在所述第二区域与所述半导体区之间的第三区域。其中所述第三区域具有比所述第二区域更低的掺杂物浓度。所述结构还包括设置在所述掺杂区内从而侧向和纵向地包封所述半导体器件的屏蔽结构。其中所述屏蔽结构包括：设置在所述浮动掩埋掺杂区与所述半导体器件之间的所述第一导电类型的掩埋层部分；以及侧向设置在所述沟槽隔离区与所述半导体器件之间的所述第一导电类型的下沉部分。其中所述下沉部分物理接触所述屏蔽结构的所述掩埋层部分。在另一个实施方案中，半导体器件结构包括具有第一主表面和与之相对的第二主表面的自隔离块状半导体衬底。该自隔离块状半导体衬底包括：第一导电类型的浮动掩埋掺杂区、设置在浮动掩埋掺杂区与第一主表面之间的第二导电类型的掺杂区，以及设置在浮动掩埋掺杂区与第二主表面之间的第二导电类型的半导体区，其中掺杂区和半导体区被提供成不具有与浮动掩埋掺杂区进行直接或低欧姆接触的任何扩散接触结构或导电接触结构。沟槽隔离结构从第一主表面延伸通过掺杂区、延伸通过浮动掩埋掺杂区、并且延伸进入半导体区中，其中该沟槽隔离结构在截面图中包括多个沟槽隔离部本文档来自技高网...

【技术保护点】
一种半导体器件结构，其特征在于包括：具有第一主表面和与之相对的第二主表面的自隔离块状半导体衬底，其中所述自隔离块状半导体衬底包括：第一导电类型的浮动掩埋掺杂区；设置在所述浮动掩埋掺杂区与所述第一主表面之间的第二导电类型的掺杂区；以及设置在所述浮动掩埋掺杂区与所述第二主表面之间的所述第二导电类型的半导体区；从所述第一主表面延伸通过所述掺杂区、延伸通过所述浮动掩埋掺杂区、并且延伸进入所述半导体区中的沟槽隔离区，其中所述浮动掩埋掺杂区邻接所述沟槽隔离区；以及设置在所述掺杂区内的半导体器件。

【技术特征摘要】
2016.01.11 US 62/277,326;2016.04.27 US 15/140,1521.一种半导体器件结构，其特征在于包括：具有第一主表面和与之相对的第二主表面的自隔离块状半导体衬底，其中所述自隔离块状半导体衬底包括：第一导电类型的浮动掩埋掺杂区；设置在所述浮动掩埋掺杂区与所述第一主表面之间的第二导电类型的掺杂区；以及设置在所述浮动掩埋掺杂区与所述第二主表面之间的所述第二导电类型的半导体区；从所述第一主表面延伸通过所述掺杂区、延伸通过所述浮动掩埋掺杂区、并且延伸进入所述半导体区中的沟槽隔离区，其中所述浮动掩埋掺杂区邻接所述沟槽隔离区；以及设置在所述掺杂区内的半导体器件。2.根据权利要求1所述的半导体器件结构，其特征在于：所述掺杂区与所述半导体区被设置成不具有与所述浮动掩埋掺杂区进行直接或低欧姆接触的任何扩散接触结构或导电接触结构；以及所述自隔离块状半导体衬底被设置成不具有将所述掺杂区与所述半导体区部分或完全地纵向分开的任何侧向延伸的掩埋氧化物或SOI结构。3.根据权利要求1所述的半导体器件结构，其特征在于：所述浮动掩埋掺杂区具有变化的掺杂物浓度；所述浮动掩埋区包括：毗邻所述掺杂区的第一区域；以及设置在所述第一区域与所述半导体区之间的第二区域，其中所述第一区域具有比所述第二区域更低的掺杂物浓度；所述浮动掩埋区还包括设置在所述第二区域与所述半导体区之间的第三区域；并且所述第三区域具有比所述第二区域更低的掺杂物浓度。4.根据权利要求1所述的半导体器件结构，其特征在于所述半导体器件包括功率MOS器件。5.根据权利要求1所述的半导体器件结构，其特征在于还包括设置在所述掺杂区内从而侧向和纵向地包封所述半导体器件的屏蔽结构，其中：所述屏蔽结构包括：设置在所述浮动掩埋掺杂区与所述半导体器件之间的所述第一导电类型的掩埋层部分；以及侧向设置在所述沟槽隔离区与所述半导体器件之间的所述第一导电类型的下沉部分，其中所述下沉部分物理接触所述屏蔽结构的所述掩埋层部分，并且其中所述半导体器件包括CMOS器件；以及所述半导体器件包括从所述第一主表面延伸进入所述掺杂区中并且被所述掺杂区与所述浮动掩埋掺杂区纵向分开的所述第一导电类型的至少一个第二掺杂区。6.一种半导体器件结构，其特征在于包括：具有第一主表面和与之相对的第二主表面的块状半导体衬底，其中所述块状半导体衬底包括：第一导电类型的浮动掩埋掺杂区；设置在所述浮动掩埋掺杂区与所述第一主表面之间的第二导电类型的掺杂区；以及设置在所述浮动掩埋掺杂区与所述第二主表面之间的所述第二导电类型的半导体区，其中所述掺杂区与所述半导体区被设置成不具有与所述浮动掩埋掺杂区进行直接或低欧姆接触的任何扩散接触结构或导电接触结构；从所述第一主表面延伸通过所述掺杂区、延伸通过所述浮动掩埋掺杂区、并且延伸进入所述半导体区中的一对侧向分开的隔离沟槽，并且其中所...

【专利技术属性】
技术研发人员：J·C·J·杰森斯，
申请(专利权)人：半导体元件工业有限责任公司，
类型：新型
国别省市：美国,US