半导体器件及其制造方法技术

本发明专利技术公开了一种半导体器件和一种制造半导体器件的方法。可在衬底上形成伪栅电极层和伪栅极掩模层。可将伪栅极掩模层图案化以形成伪栅极掩模，从而暴露出伪栅电极层的一部分。可通过倾斜离子注入将离子注入伪栅电极层的暴露部分中以及伪栅电极层的与伪栅电极层的暴露部分邻近的一部分中，以在伪栅电极层中形成生长阻挡层。可利用伪栅极掩模作为蚀刻掩模对伪栅电极层进行蚀刻，以形成伪栅电极。可在包括伪栅电极和伪栅极掩模的伪栅极结构的侧表面上形成间隔件。可执行选择性外延生长工艺，以形成外延层。

【技术实现步骤摘要】
半导体器件及其制造方法相关申请的交叉引用本申请要求于2015年10月6日在韩国知识产权局(KIPO)提交的韩国专利申请No.10-2015-0140406的优先权，该申请的内容以引用方式全文并入本文中。
本专利技术构思涉及半导体器件及其制造方法。更具体地说，本专利技术构思涉及包括外延层的半导体器件及其制造方法。
技术介绍
当形成finFET时，包括按次序堆叠在衬底上并且在第二方向上延伸的伪栅电极和硬掩模的伪栅极结构可形成在基本垂直于第二方向的第一方向上以及在第二方向上，并且伪栅极结构在第二方向上的两端可具有侧表面，它们相对于衬底的顶表面不是竖直的而是倾斜的。因此，伪栅极结构在第二方向上的侧表面可能没有被随后形成的间隔件完全覆盖，并且一部分会暴露伪栅电极。当通过选择性外延生长(SEG)工艺在有源鳍上形成外延层时，外延层会形成在伪栅电极的暴露的部分上，这样会在栅极结构之间产生电短路。
技术实现思路
根据本专利技术构思的一方面，提供了一种制造半导体器件的方法，其中，在衬底上按次序形成伪栅电极层和伪栅极掩模层；将伪栅极掩模层图案化以形成伪栅极掩模，从而暴露出伪栅电极层的一部分；通过倾斜离子注入工本文档来自技高网...

【技术保护点】
一种半导体器件，包括：栅极结构，在衬底上，每个栅极结构在第二方向上纵长地延伸，并且在第二方向上彼此间隔开，以使得栅极结构中的每一个在与第二方向交叉的第一方向上具有第一相对侧表面并且在第二方向上具有第二相对侧表面；栅极间隔件结构，包括：栅极结构中的每一个的第一相对侧表面上的第一部分，以及栅极结构中的每一个的第二相对侧表面上的第二部分；以及源极/漏极层，其位于衬底的邻近栅极间隔件结构的第一部分的一部分上，其中，在栅极结构中的每一个的第二相对侧表面中的每一个中具有对应的压痕。

【技术特征摘要】
2015.10.06 KR 10-2015-01404061.一种半导体器件，包括：栅极结构，在衬底上，每个栅极结构在第二方向上纵长地延伸，并且在第二方向上彼此间隔开，以使得栅极结构中的每一个在与第二方向交叉的第一方向上具有第一相对侧表面并且在第二方向上具有第二相对侧表面；栅极间隔件结构，包括：栅极结构中的每一个的第一相对侧表面上的第一部分，以及栅极结构中的每一个的第二相对侧表面上的第二部分；以及源极/漏极层，其位于衬底的邻近栅极间隔件结构的第一部分的一部分上，其中，在栅极结构中的每一个的第二相对侧表面中的每一个中具有对应的压痕。2.根据权利要求1所述的半导体器件，其中，栅极间隔件结构包括按次序堆叠在栅极结构中的每一个的侧表面上的第一栅极间隔件和第二栅极间隔件。3.根据权利要求2所述的半导体器件，其中，第一栅极间隔件和第二栅极间隔件具有实质上相同的材料，以彼此合并。4.根据权利要求3所述的半导体器件，其中，第一栅极间隔件和第二栅极间隔件包括氮化硅。5.根据权利要求1所述的半导体器件，其中，源极/漏极层是占据衬底中的凹槽的外延层。6.根据权利要求1所述的半导体器件，其中，栅极结构包括：衬底上的栅极绝缘图案；栅极绝缘图案上的功函数控制图案；以及功函数控制图案上的栅电极，其中，功函数控制图案覆盖栅电极的底表面和侧表面。7.根据权利要求1所述的半导体器件，其中，第一方向和第二方向实质上彼此垂直。8.根据权利要求1所述的半导体器件，还包括位于衬底的上表面的隔离层，并且其中，所述半导体器件具有向上突出超过隔离层的有源鳍，有源鳍中的每一个在第一方向上纵长地延伸，并且各个有源鳍在第二方向上彼此间隔开，并且栅极结构中的每一个在有源鳍和隔离图案上在第二方向上纵长地延伸。9.根据权利要求1所述的半导体器件，其中，栅极结构包括布置在半导体器件的第一区中的衬底上的第一栅极结构以及布置在半导体器件的第二区中的衬底上的第二栅极结构，其中，栅极间隔件结构包括第一栅极间隔件结构和第二栅极间隔件结构，第一栅极间隔件结构包括位于第一栅极结构中的每一个的第一相对侧表面上的第一部分和位于第一栅极结构中的每一个的第二相对侧表面上的第二部分，并且第二栅极间隔件结构包括位于第二栅极结构中的每一个的第一相对侧表面上的第一部分和位于第二栅极结构中的每一个的第二相对侧表面上的第二部分，其中，源极/漏极层包括：第一源极/漏极层，其位于衬底的邻近第一栅极间隔件结构的第一部分的一部分上；以及第二源极/漏极层，其位于衬底的邻近第二栅极间隔件结构的第一部分的一部分上，并且其中，在第一栅极结构中的每一个的第二相对侧表面中的每一个中具有对应的第一压痕，并且在第二栅极结构中的每一个的第二相对侧表面中的每一个中具有对应的第二压痕。10.根据权利要求9所述的半导体器件，其中，第一区和第二区分别是半导体器件的PMOS区和NMOS区。11.根据权利要求9所述的半导体器件，其中，第一源极/漏极层的顶表面位于比第二源极/漏极层的水平高度更低的水平高度处。12.根据权利要求11所述的半导体器件，其中，第一源极/漏极层包括掺有p型杂质的单晶硅-锗，并且第二源极/漏极层包括掺有n型杂质的单晶硅或者掺有n型杂质的单晶碳化硅。13.根据权利要求9所述的半导体器件，其中...

【专利技术属性】
技术研发人员：金局泰，孙豪成，申东石，沈铉准，李周利，张星旭，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR