用来在半导体晶圆中电压补偿的方法、装置和系统制造方法及图纸

本发明专利技术涉及用来在半导体晶圆中电压补偿的方法、装置和系统，其所披露的至少一个方法、装置和系统涉及在集成电路实施动态电压补偿。接收集成电路的第一部分上的第一电压。监视该集成电路的第二部分上的第二电压。作出该第二电压是否低于该第一电压达预定边限的决定。实施该第二电压的回授调整，以响应决定该第二电压是低于该第一电压达该预定边限；该回授调整包含实施该第二电压的升压。

【技术实现步骤摘要】
用来在半导体晶圆中电压补偿的方法、装置和系统
一般而言，本专利技术是关于制造精密半导体器件，尤其是关于用来在半导体晶圆的晶粒上实施电压补偿的电路。
技术介绍
制造工业的技术突破已导致许多新的创新制造程序。今日的制造程序，尤其是半导体制造程序，要求为数甚多的重要步骤。这些程序步骤通常是极其重要的，因此，需要多个一般而言可微调的输入，以维持适当的制造控制。半导体器件的制造需要多个分离的程序步骤，以从原始半导体材料，创造封装的半导体器件。从该半导体材料的初始生长、该半导体结晶切片成独立的晶圆、该制作阶段(蚀刻、掺杂、离子布植、或类似者)、到封装和完成器件的最后测试，这些不同的程序彼此大不相同并且专业化，以致于这些程序可在含有不同控制方案的不同制造地点实施。一般而言，一组处理步骤是使用半导体制造工具(例如，曝光工具或步进器)实施在一群、有时称为一批半导体晶圆上。作为一个范例，蚀刻程序可实施在该半导体晶圆上，以成形该半导体晶圆上的对象，例如，多个多晶硅线，各个多晶硅线可作为晶体管的栅极。作为另一个范例，多个金属线(例如，锗或铜)可予以形成，以作为导电线，用来连接该半导体晶圆上的一种导电区域与另一个导电区域。以这种方式，集成电路芯片可予以制作。在一些案例中，集成电路或芯片可包含各种器件，其依据硬编码程序而一起工作。举例来说，特定应用集成电路(ASIC)芯片可使用码编路程序，用于各种操作，例如，开机(bootup)或组构程序。该程序代码的形式为二进制数据，并硬编码至该集成电路芯片中。当设计具有集成电路(例如，CMOS逻辑架构)的各种器件的布局时，设计者通常选择包含各种特征(例如，扩散区、晶体管、金属线、通孔等)的预先设计的功能性胞元，并将它们策略性放置，以提供集成电路的主动区域。该预先设计的功能性胞元通常是用来设计晶体管，例如，金属氧化物场效晶体管(MOSFET或FET)。FET这种装置通常包含源极区、汲极区、设置于该源极区和该汲极区之间的通道区、以及设置于该通道区上方的栅极。经过该FET的电流流动是通过控制施加至该栅极的电流来加以控制。如果小于该器件的临限电压的电压施加至该栅极，则没有电流流动经过该器件(忽略不希望的漏电流，其非常小)。然而，当等于或大于该器件的临限电压的电压施加至该栅极时，该通道区会变成导通，而电流可允许在该源极区和该汲极区之间流经该导通的通道区。主要有两种类型的FET：平面型FET和所谓的立体型(3-D)器件，例如，finFET器件，其为立体结构。更特定言之，在finFET中，有形成大致垂直设置、鳍形的主动区域，并且，栅极包围该鳍形主动区域的侧面和上面，以形成三栅极结构，以使用具有立体结构、而非平面结构的信道。在一些案例中，绝缘盖层(例如，硅氮化物)是设置在该鳍的顶部，并且该finFET器件只有双栅结构。形成所谓的立体(例如，finFET、TSV等)以及2D器件，会面临挑战。举例来说，当多个晶粒形成在半导体晶圆上处理时，从该集成电路的一层至另一层的电压下降会造成效能问题。举例来说，相较于紧接在该电压源的形成至另一层上的另一形成的电压，施加至集成电路的插脚上的电压会经验电流电阻(IR)电压下降。设计者通过提供电压调节器电路以在该集成电路的层上的特别形成处维持希望电压位准，以减轻此问题。图1例示包含多个特征的习知集成电路100。第一晶粒110可包含集成电路120。该集成电路120可包含第一特征132、第二特征134、以及第三特征136至第N特征138(统称为“130”)。在一些案例中，这些特征130可形成在不同的程序层上，这些程序层是形成在基本基底上。该集成电路120可为2-D器件、或3-D器件，其包含包围该第N特征138的额外层。该第N特征138可连接至该第二特征136。该集成电路120可封装在基于陶瓷的材料中，并且固定至多个插脚。两个插脚可分别指定为电压信号和接地。电压供应器140可提供电压信号至电源插脚150。此插脚可为多种型式，例如，平面安装插脚，例如，球格数组插脚，或其它形状的插脚。在许多案例中，靠近该电压供应器140及该电源插脚150的第一特征132处的电压位准具有与该电压供应器140实质相同的电压。在许多案例中，由于该集成电路120中所形成的各种后段制程(BOEL)堆栈，因此，该集成电路120中会出现大的等效电阻。由于该集成电路120中的不同层中的IR下降，因此，该第二特征135处的电压位准会实质较低。因此，相较于该电源插脚150处的电压位准，该第N特征138可能经验显着的电压下降。当第二特征136所形成的顶层经验较大的负载(例如，CPU计算应用，例如，图形应用、游戏应用等)时，该电压的下降会更明显。图2例示电压曲线的图形绘示，该电压曲线显示集成电路的特征上的增加负载所导致的电压下降。在正常负载期间，该集成电路120的特别位置的电压位准可在正常电压位准(Vnom)。然而，该第N特征138可能经验较大负载，其将造成该集成电路120的该特别位置的电压，因为IR下降而降级(也就是，Vdeg)。此下降(其下降量可能为Vdrop)可造成操作错误和失败。为了应付这些问题，设计者已经求助于实作电压调节电路，以在集成电路的特定部分维持希望的电压。图3例示耦接至集成电路的典型的电压调节单元。图2包含图1的第一晶粒110、以及包含电压调节单元320的第二晶粒。为了在该第N特征处维持希望电压，可使用电压调节单元320。该电压调节单元320可包含电压调节器302、各种模拟电路324、维持与该第一晶粒的组件的相位的锁相回路(PLL)326、以及脉宽调变器328用来控制该电压调节单元320所提供的电压。有数个与习知解决方案相关的问题。举例来说，该电压调节单元320的组件在其操作期间，造成相当大量的能量耗损。该电压调节单元320含有各种模拟区块，其较慢且使用相当大量的能量。该PLL326和该脉宽调变器328也使用相当大量的能量用于操作。此外，该电压调节单元320无法侦测、或依据任何侦测补偿电压下降。因此，该电压调节单元320无法在该集成电路120经验重负载的期间及时作出反应。习知技术的该电压调节单元320应用一般是实作在不同的晶粒。当需要较大的芯片封装件以形成能含有该电压调节单元320的额外晶粒时，此造成增加的使用空间。本专利技术可应付及/或至少减少一个或多个上述问题。
技术实现思路
接下来呈现本专利技术的简化
技术实现思路
，以为了提供本专利技术的一些态样的基本了解。此
技术实现思路
并不是本专利技术的全部概观，也不打算表明本专利技术的关键组件或描绘本专利技术的范围，其唯一目的只是以简化形成，呈现一些概念，以作为下文所讨论的更详细描述的序文。一般而言，本专利技术是关于不同的方法、装置及系统，用来在集成电路中实施动态电压补偿。接收集成电路的第一部分上的第一电压。监视该集成电路的第二部分上的第二电压。作出该第二电压是否低于该第一电压达预定边限的决定。实施该第二电压的回授调整，以响应决定该第二电压是低于该第一电压达该预定边限；该回授调整包含实施该第二电压的升压。附图说明本专利技术通过参照接下来的描述连同伴随的图式予以了解，其中，相同的参考编号表明相同的组件，并且其中：图1例示包含多个特征的习知集成电路100；图2例示电压曲线的图形绘示，该电压曲线显示集成电路本文档来自技高网...

【技术保护点】
一种方法，包含：侦测集成电路的第一部分上的第一电压；监视该集成电路的第二部分上的第二电压；决定该第二电压是否低于该第一电压达预定边限；以及实施该第二电压的回授调整，以响应决定该第二电压是低于该第一电压达该预定边限；该回授调整包含实施该第二电压的升压。

【技术特征摘要】
2016.02.02 US 15/013,9561.一种方法，包含：侦测集成电路的第一部分上的第一电压；监视该集成电路的第二部分上的第二电压；决定该第二电压是否低于该第一电压达预定边限；以及实施该第二电压的回授调整，以响应决定该第二电压是低于该第一电压达该预定边限；该回授调整包含实施该第二电压的升压。2.如权利要求1所述的方法，其中，决定该第二电压是否低于该第一电压达预定边限包含提供该第一电压和该第二电压至比较器，以比较该第一和第二电压。3.如权利要求2所述的方法，还包含实施来自该比较器的多个输出的数字计数，以实施该第二电压的工作周期控制。4.如权利要求1所述的方法，其中，监视该集成电路的第二部分上的第二电压包含依据该集成电路的该第二部分所经验的负载的增加，监视该第二电压信号的电流-电阻(IR)电压下降量。5.如权利要求1所述的方法，其中，监视该集成电路的第二部分上的第二电压包含监视在硅穿孔(TSV)的IR电压下降。6.如权利要求1所述的方法，其中，实施该第二电压的回授调整包含使用微降压转换器和备用电压供应器，以补偿该第二电压。7.如权利要求1所述的方法，其中，侦测集成电路的该第一部分上的第一电压包含侦测该集成电路的输入插脚的参考电压。8.如权利要求1所述的方法，其中，实施该第二电压的该回授调整包含与该集成电路的IR耗损成比例地增加该第二电压值。9.一种装置，包含：集成电路，包含第一层上的第一特征和第二层上的第二特征；以及电压补偿电路，操作地耦接至该集成电路，该电压补偿电路调适以：接收来自从该第一特征的第一电压信号；监视来自该第二特征的第二电压信号，其中，该第二电压信号指示该集成电路内的电流电阻(IR)电压下降；决定该第二电压信号是否低于该第一电压信号达预定值；以及提供电压升压，以增加该第二电压信号的电压位准，以响应决定该第二电压信号是低于该第一电压信号达该预定值。10.如权利要求9所述的装置，其中，该集成电路在该第一层与该第二层之间包含至少一个后段制程(BEOL)层。11.如权利要求9所述的装置，还包含插脚，操作地耦接至该第一特征，其中，该插脚耦接至第一电压供应器。12.如权利要求9所述的装置，其中，该集成电路包含第三特征，操作地耦接至该第二特征，其中，该第三特征被半导体层围绕。13.如权利要求12所述的装置，其中，该第三特征是操作地耦接至负载的硅穿孔(TSV)或操作地耦接至该负载的晶体管的一者。14.如权利要求9所述的装置，其中，该电压补偿...

【专利技术属性】
技术研发人员：S·卡纳安，L·恩兰德，M·萨迪，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：开曼群岛,KY