具有嵌入式电子装置的多个平面的封装装置制造方法及图纸

一种封装半导体结构包括互连层和在该互连层的第一主表面上的第一微电子装置。该结构也包括具有空腔的基板，其中，该空腔由垂直部分和水平部分限定，其中，该垂直部分围绕第一装置，该水平部分在该第一装置上面，以及该第一装置在该水平部分和互连层的第一主表面之间，使得该第一装置在该空腔中。该结构另外包括附接到基板的水平部分的第二微电子装置，以及包封剂，该包封剂在互连层上并围绕该第一装置、基板和第二装置，使得该基板被嵌入在该包封剂中。

Packaging device with a plurality of planes having an embedded electronic device

An encapsulated semiconductor structure includes an interconnect layer and a first microelectronic device on the first main surface of the interconnect layer. The structure also includes a substrate having a cavity, which the cavity defined by a vertical part and a horizontal part, the vertical part around the first device, the level in the first device, and the first device between the first main surface of the horizontal part and the interconnection layer, the first device in the cavity. The structure also includes second levels of microelectronic device part receiving substrate, and the encapsulating agent, the encapsulating agent in the interconnect layer and surrounds the first device, and the device substrate second, substrate is embedded in the encapsulant.

【技术实现步骤摘要】
具有嵌入式电子装置的多个平面的封装装置
本公开大体涉及电子装置封装，并且更具体地，涉及电子装置的扇出晶片级封装。
技术介绍
扇出晶片级封装(FO-WLP)过程通常引起在管芯封装的表面上的再分布层形成，该管芯封装包括一个或多个微电子装置被嵌入在其中的模制封装体。例如，FO-WLP过程可被用于生产封装内系统(SIP)类型的装置，其中，多个微电子装置，例如承载IC的半导体管芯、微机电系统(MEMS)、光学装置、无源电子组件等等被嵌入在既紧凑又结构稳固的单个封装中。在FO-WLP装置中，再分布层提供在位于嵌入式微电子装置上的接触垫和接触阵列，例如在已完成的FO-WLP封装的表面上形成的球栅阵列之间的电互连。以此方式，再分布层允许接触垫具有相对紧密的垫到垫间隔或间距，同时又提供比较大的表面积，接触阵列可以被分布或扇出在该表面积上。为产生再分布层，一层或多层的电介质或钝化材料被初始沉积在嵌入式微电子组件上并覆盖接触垫。在一种常规方法中，单独通孔被穿过电介质层蚀刻以暴露每个接触垫的一部分，接着金属插塞或其它导体在每个通孔中形成以提供与该接触垫的欧姆接触，且接着形成与每个导体接触的电路或互连线。常规的FO-WLP装置包括嵌入在模制封装体内部的仅单面的微电子装置。因此，在对微电子组件的小型化限制的情况下，增加嵌入式组件的数量或复杂度产生FO-WLP装置占用面积的增加。随着减少而不是增加装置占用面积的始终存在的需要，进一步提高在FO-WLP装置中的装置密度是合乎需要的。
技术实现思路
具有互连层的封装半导体结构。封装半导体结构另外包括在互连层的第一主表面上的第一微电子装置。封装半导体结构另外包括具有空腔的基板，其中，该空腔由垂直部分和水平部分限定，其中，该垂直部分围绕第一微电子装置，该水平部分在该第一微电子装置上面，并且该第一微电子装置在该水平部分和该互连层的第一主表面之间，使得该第一装置在该空腔中。封装半导体结构另外包括附接到基板的水平部分的第二微电子装置。封装半导体结构另外包括包封剂，该包封剂在互连层上并且围绕第一微电子装置、基板和第二微电子装置，使得该基板被嵌入在该包封剂中。封装半导体结构可具有第二微电子装置在空腔中的另外特性。封装半导体结构可具有水平部分在第一微电子装置和第二微电子装置之间的另外特性。封装半导体结构可具有水平部分具有开口的另外特性。封装半导体结构可具有第二微电子装置在邻接开口的水平部分上的另外特性。封装半导体结构可具有另外特性，即：基板具有第二空腔，其中，第二微电子装置在第二空腔中以及水平部分在第一空腔和第二空腔之间。封装半导体结构可具有另外特性，即：基板包括在互连层上的第一内插层，该第一内插层具有围绕第一微电子装置的开口，该开口限定空腔的至少一部分，以及第二内插层，其包括该基板的水平部分。封装半导体结构可另外包括在第一内插层和第二内插层之间的多个导电互连件。封装半导体结构可另外包括在基板的垂直部分上的多个互连件，其中，包封剂暴露该多个互连件中的每个互连件的一部分。封装半导体结构可另外包括附接到每个互连件的部分的第三微电子装置。封装半导体结构可另外包括在互连层的第二主表面上的第二多个互连件。封装半导体结构可另外包括第三微电子装置，其中，第三微电子装置在水平部分与第二微电子装置被附接到的表面相反的表面上。还公开了用于形成封装半导体结构的方法。该方法包括将第一微电子装置放置在载体上，其中，该第一微电子装置的第一主表面与该载体接触。该方法另外包括将具有空腔的基板放置在第一微电子装置上面，其中，该基板具有围绕第一微电子装置的垂直部分，以及该第一微电子装置和被附接到该基板的水平部分的第二微电子装置上面的水平部分。该方法另外包括在基板上面形成包封剂，其中，该包封剂围绕第一微电子装置、第二微电子装置和该基板。该方法另外包括去除载体，其中，去除该载体暴露第一微电子装置的第一主表面和基板的垂直部分。该方法另外包括在第一微电子装置的第一主表面上、在基板的暴露垂直部分上并且在包封剂的一部分上形成互连层。该方法可具有在将基板放置在第一微电子装置上面之前，该方法包括将第二微电子装置附接到该基板的水平部分的另外特性。该方法可具有在将基板放置在第一微电子装置上面之前，该方法包括将第二微电子装置附接到该基板的第一内插层并将该基板的第二内插层附接到第一内插层的另外特性，其中，该第二内插层具有围绕第二微电子装置的开口，并且其中，该第一内插层包括该基板的水平部分。该方法可另外包括，在形成包封剂之前，将多个互连件附接到基板，其中，该基板在多个互连件和互连层之间，其中，形成包封剂被执行使得该包封剂也在多个互连件上面形成，并且研磨半导体结构以暴露多个互连件中的每个互连件的一部分。该方法可另外包括将第三微电子装置附接到多个互连件中的每个互连件的部分。该方法可另外包括在互连层上形成第二多个互连件，其中，该互连层在该第二多个互连件和包封剂之间。还公开了用于形成封装半导体结构的方法。该方法包括将第一微电子装置放置在载体上，其中，该第一微电子装置的第一主表面与该载体接触。该方法另外包括：将具有附接到第二内插层的第一内插层的基板放置在载体上，每个内插层具有对齐以形成空腔的开口，其中，该空腔围绕第一微电子装置，并且其中，该第一微电子装置具有大于第一内插层和第二内插层中的每个内插层的厚度。该方法另外包括在基板上面形成包封剂，其中，该包封剂围绕第一微电子装置和基板。该方法另外包括去除载体，其中，去除该载体暴露第一微电子装置的第一主表面和基板的第一内插层。该方法另外包括在第一微电子装置的第一主表面上、在基板的第一内插层上并且在包封剂的一部分上形成互连层。该方法可另外包括，在形成包封剂之前，将多个互连件附接到基板的第二内插层，其中，该基板在多个互连件和互连层之间，其中，形成该包封剂被执行使得该包封剂也在多个互连件上面形成，研磨半导体结构以暴露该多个互连件中的每个互连件的一部分，并在该互连层上形成第二多个导电互连件，其中，该互连层在该第二多个互连件和该包封剂之间。附图说明通过参考附图，可以更好地理解本专利技术，并且使得本领域的技术人员清楚本专利技术的多个目的、特征和优点。图1至图10为在处理次序中的各个阶段的结构的实施例的横截面；图11为由使用与图1至图10所示的方法类似的方法产生的结构的另一实施例的横截面；图12为由使用与图1至图10所示的方法类似的方法产生的结构的又一实施例的横截面；图13为由使用与图1至图10所示的方法类似的方法产生的结构的又一实施例的横截面；图14至图24为在处理次序中的各个阶段的结构的又一实施例的横截面；图25为由使用与图14至图24所示的方法类似的方法产生的结构的另一实施例的横截面；图26为由使用与图14至图24所示的方法类似的方法产生的结构的又一实施例的横截面；图27为由使用与图14至图24所示的方法类似的方法产生的结构的又一实施例的横截面；图28为由使用与图14至图24所示的方法类似的方法产生的结构的又一实施例的横截面；以及图29为由与图14至图24所示的方法类似的方法产生的结构的又一实施例的横截面。除非以其它方式指出，否则在不同附图中使用相同附图标号指示相同的物件。附图不一定按比例绘制。具体实施方式扇出晶片级封装(FO-WLP)本文档来自技高网...

【技术保护点】
一种封装半导体结构，其特征在于，包括：互连层；在所述互连层的第一主表面上的第一微电子装置；具有空腔的基板，其中，所述空腔由垂直部分和水平部分限定，其中，所述垂直部分围绕所述第一微电子装置，所述水平部分在所述第一微电子装置上面，并且所述第一微电子装置在所述水平部分和所述互连层的所述第一主表面之间，使得所述第一装置在所述空腔中；被附接到所述基板的所述水平部分的第二微电子装置；以及包封剂，所述包封剂在所述互连层上并围绕所述第一微电子装置、所述基板和所述第二微电子装置，使得所述基板被嵌入在所述包封剂中。

【技术特征摘要】
2015.11.12 US 14/939,9811.一种封装半导体结构，其特征在于，包括：互连层；在所述互连层的第一主表面上的第一微电子装置；具有空腔的基板，其中，所述空腔由垂直部分和水平部分限定，其中，所述垂直部分围绕所述第一微电子装置，所述水平部分在所述第一微电子装置上面，并且所述第一微电子装置在所述水平部分和所述互连层的所述第一主表面之间，使得所述第一装置在所述空腔中；被附接到所述基板的所述水平部分的第二微电子装置；以及包封剂，所述包封剂在所述互连层上并围绕所述第一微电子装置、所述基板和所述第二微电子装置，使得所述基板被嵌入在所述包封剂中。2.根据权利要求1所述的封装半导体结构，其特征在于，所述基板具有第二空腔，其中，所述第二微电子装置在所述第二空腔中以及所述水平部分在所述第一空腔和所述第二空腔之间。3.根据权利要求1所述的封装半导体结构，其特征在于，所述基板包括：在所述互连层上的第一内插层，所述第一内插层具有围绕所述第一微电子装置的开口，所述开口限定所述空腔的至少一部分；以及包括所述基板的所述水平部分的第二内插层。4.根据权利要求1所述的封装半导体结构，其特征在于，另外包括在所述基板的所述垂直部分上的多个互连件，其中，所述包封剂暴露所述多个互连件中的每个互连件的一部分。5.根据权利要求1所述的封装半导体结构，其特征在于，另外包括第三微电子装置，其中，所述第三微电子装置在所述水平部分的与所述第二微电子装置被附接到的表面相反的表面上。6.一种用于形成封装半导体结构的方法，其特征在于，包括：将第一微电子装置放置在载体上，其中，所述第一微电子装置的第一主表面与所述载体接触；将具有空腔的基板放置在所述第一微电子装置上面，其中，所述基板具有围绕所述第一微电子装置的垂直部分，与在所述第一微电子装置和附接到所述基板的所述水平部分的第二微电子装置上面的水平部分；在所述基板上面形成包封剂，其中，所述包封剂围绕所述第一微电子装置、所述第二微电子装置和所述基板；去除所述载体，其中，去除所述载体暴露所述第一微电子装...

【专利技术属性】
技术研发人员：迈克尔·B·文森特，龚志伟，斯考特·M·海耶斯，
申请(专利权)人：恩智浦美国有限公司，
类型：发明
国别省市：美国,US