PMOS制造工艺中减少e‑SiGe晶格缺陷的方法技术

本发明专利技术公开了一种PMOS制造工艺中减少e‑SiGe晶格缺陷的方法，其包括对硅片的硅衬底形貌刻蚀并清洗；外延生长前的预清洗；将硅片放入外延生长机台的刻蚀腔室，对硅片进行干法刻蚀，以去除自然氧化层；将硅片放入外延工艺腔室，对硅片进行SiGe外延生长工艺。本发明专利技术通过对硅片在进入外延机台前生成的自然氧化层进行原位刻蚀，避免了自然氧化层对外延工艺及后续工艺造成的晶格缺陷，从而减少器件失效，提高硅片的良率，同时减少工艺生产中的返工，缩短产品的生产周期和生产成本。

【技术实现步骤摘要】
PMOS制造工艺中减少e-SiGe晶格缺陷的方法
本专利技术涉及半导体集成电路制造工艺
，尤其涉及一种PMOS制造工艺中减少e-SiGe(嵌入式锗硅)晶格缺陷的方法。
技术介绍
当今，半导体集成电路技术的进步非常迅速，根据摩尔定律，集成电路特征尺寸每18个月将减小30％，而集成度将增加一倍。在先进的CMOS(ComplementaryMetalOxideSemiconductor，互补金属氧化物半导体)集成电路工艺中，传统靠减薄栅氧化层厚度的方法已经不能满足器件的需求。于是，人们不得不通过其它方法来改善器件性能，如高介电常数栅氧技术和应力增强技术。应力增强方法中最重要的就是在P型半导体的源/漏区用选择性外延生长的锗化硅(SiGe)代替传统的硅，SiGe工艺已经成为40nm以下节点制造工艺研究的热点。其原理是利用Ge跟Si的晶格常数失配(4％)引入的晶格应力来提高电子或者空穴的迁移率(mobility)，锗的原子半径比硅要大，当锗掺入硅中后，源漏区会产生张应力，对沟道而言，则会受到压应力(compressivestress)的影响。PMOS的空穴在压应力的作用下，迁移速率会大大加本文档来自技高网...

【技术保护点】
一种PMOS制造工艺中减少e‑SiGe晶格缺陷的方法，其特征在于，其包括以下步骤：步骤S01，对硅片的硅衬底形貌刻蚀并清洗；步骤S02，外延生长前的预清洗，在清洗机台上完成，清洗介质为含臭氧的去离子水、SC‑1和HF酸，以去除硅片表面的氧化层、表面沾污和表面钝化；步骤S03，将硅片放入外延生长机台内，该外延生长机台具有刻蚀腔室和外延工艺腔室，先将硅片放入刻蚀腔室，对硅片进行干法刻蚀，该干法刻蚀过程在外延生长机台内完成，以去除其在预清洗后放入外延生长机台前生成的自然氧化层；其中，干法刻蚀的介质含有NF3和/或NH3气体，在干法刻蚀前进行介质气体离子化，与自然氧化层反应生成固体生成物，并在干法刻蚀...

【技术特征摘要】
1.一种PMOS制造工艺中减少e-SiGe晶格缺陷的方法，其特征在于，其包括以下步骤：步骤S01，对硅片的硅衬底形貌刻蚀并清洗；步骤S02，外延生长前的预清洗，在清洗机台上完成，清洗介质为含臭氧的去离子水、SC-1和HF酸，以去除硅片表面的氧化层、表面沾污和表面钝化；步骤S03，将硅片放入外延生长机台内，该外延生长机台具有刻蚀腔室和外延工艺腔室，先将硅片放入刻蚀腔室，对硅片进行干法刻蚀，该干法刻蚀过程在外延生长机台内完成，以去除其在预清洗后放入外延生长机台前生成的自然氧化层；其中，干法刻蚀的介质含有NF3和/或NH3气体，在干法刻蚀前进行介质气体离子化，与自然氧化层反应生成固体生成物，并在干法刻蚀后通过加热使该生成物挥发去除；步骤...

【专利技术属性】
技术研发人员：曹威，江润峰，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海,31