移位寄存器单元、栅极驱动电路和显示装置制造方法及图纸

本实用新型专利技术提供一种移位寄存器单元、栅极驱动电路和显示装置。所述移位寄存器单元包括上拉节点输入子单元，分别与一上拉节点、所述奇数行输入端、所述偶数行输入端和第一电平输出端连接；复位子单元；上拉节点下拉子单元；下拉控制节点下拉子单元；下拉节点控制子单元以及栅极驱动输出子单元。本实用新型专利技术所述的移位寄存器单元、栅极驱动电路和显示装置，采用奇偶两行共用一个上拉节点，相比于现有的移位寄存器单元需要采用奇数行上拉节点和偶数行上拉节点而言减少了晶体管的数目，节省布局空间，便于实现窄边框。

【技术实现步骤摘要】
移位寄存器单元、栅极驱动电路和显示装置
本技术涉及对栅极驱动
，尤其涉及一种移位寄存器单元、栅极驱动电路和显示装置。
技术介绍
GOA(GateOnArray，阵列基板行驱动)技术即在指玻璃基板上集成TFT(ThinFilmTransistor，薄膜晶体管)组成的栅极驱动电路。由于GOA技术有降低成本、提升模组工艺产量、利于实现窄边框等优点，现在越来越多的显示面板开发采用该技术。现有的移位寄存器单元具有奇数行栅极驱动信号输出端和偶数行栅极驱动信号输出端，该移位寄存器单元包括两个GOA单元，每个GOA单元包括17T1C，现有的移位寄存器单元采用两个上拉节点：奇数行上拉节点和偶数行上拉节点，因此现有的移位寄存器单元采用的晶体管数目过多，不利于节省GOA布局空间，不利于实现窄边框。
技术实现思路
本技术的主要目的在于提供一种移位寄存器单元、栅极驱动电路和显示装置，解决现有的移位寄存器单元采用的晶体管数目过多，不利于节省GOA布局空间，不利于实现窄边框的问题。为了达到上述目的，本技术提供了一种移位寄存器单元，用于驱动相邻两行像素，包括奇数行输入端、偶数行输入端、奇数行栅极驱动信号输出端、偶数行本文档来自技高网...

【技术保护点】
一种移位寄存器单元，用于驱动相邻两行像素，其特征在于，包括奇数行输入端、偶数行输入端、奇数行栅极驱动信号输出端、偶数行栅极驱动信号输出端、复位端、第一时钟信号输入端和第二时钟信号输入端，所述移位寄存器单元还包括：上拉节点输入子单元，分别与一上拉节点、所述奇数行输入端、所述偶数行输入端和第一电平输出端连接；复位子单元，与所述上拉节点、所述复位端和第二电平输出端连接，用于在复位阶段在由所述复位端接入的复位信号的控制下控制所述上拉节点与第二电平输出端连接；上拉节点下拉子单元，与所述上拉节点、奇数行下拉节点、偶数行下拉节点和第二电平输出端连接，用于当所述奇数行下拉节点的电位和/或偶数行下拉节点的电位为...

【技术特征摘要】
1.一种移位寄存器单元，用于驱动相邻两行像素，其特征在于，包括奇数行输入端、偶数行输入端、奇数行栅极驱动信号输出端、偶数行栅极驱动信号输出端、复位端、第一时钟信号输入端和第二时钟信号输入端，所述移位寄存器单元还包括：上拉节点输入子单元，分别与一上拉节点、所述奇数行输入端、所述偶数行输入端和第一电平输出端连接；复位子单元，与所述上拉节点、所述复位端和第二电平输出端连接，用于在复位阶段在由所述复位端接入的复位信号的控制下控制所述上拉节点与第二电平输出端连接；上拉节点下拉子单元，与所述上拉节点、奇数行下拉节点、偶数行下拉节点和第二电平输出端连接，用于当所述奇数行下拉节点的电位和/或偶数行下拉节点的电位为第一电平时控制所述上拉节点与所述第二电平输出端连接；下拉控制节点下拉子单元，分别与所述上拉节点、奇数行下拉控制节点、偶数行下拉控制节点和第二电平输出端连接，用于在所述上拉节点的电位为第一电平时控制所述奇数行下拉控制节点和所述偶数行下拉控制节点都与所述第二电平输出端连接；下拉节点控制子单元，分别与奇数行电压输出端、偶数行电压输出端、所述上拉节点、所述奇数行下拉控制节点、所述偶数行下拉控制节点、所述奇数行输入端、所述偶数行输入端、所述奇数行下拉节点和所述偶数行下拉节点连接；以及，栅极驱动输出子单元，分别与所述奇数行下拉节点、所述偶数行下拉节点、所述上拉节点、所述奇数行栅极驱动信号输出端、所述偶数行栅极驱动信号输出端、所述第一时钟信号输入端和所述第二时钟信号输入端连接。2.如权利要求1所述的移位寄存器单元，其特征在于，还包括：起始子单元，分别与起始信号输出端、所述上拉节点和第二电平输出端连接，用于在起始阶段在所述起始信号输出端输出的起始信号的控制下控制所述上拉节点与第二电平输出端连接。3.如权利要求1所述的移位寄存器单元，其特征在于，还包括奇数行进位输出端、偶数行进位输出端和进位输出子单元，其中，所述进位输出子单元，分别与所述奇数行进位输出端、所述偶数行进位输出端、所述上拉节点、所述奇数行下拉节点、所述偶数行下拉节点、所述第一时钟信号输入端、所述第二时钟信号输入端和第二电平输出端连接，用于当所述上拉节点的电位为第一电平时控制所述奇数行进位输出端与所述第一时钟信号输入端连接并控制所述偶数行进位输出端与所述第二时钟信号输入端连接，当所述奇数行下拉节点的电位为第一电平时控制所述奇数行进位输出端与第二电平输出端连接，当所述偶数行下拉节点的电位为第一电平时控制所述偶数行进位输出端与第二电平输出端连接。4.如权利要求3所述的移位寄存器单元，其特征在于，所述进位输出子单元包括：第一奇数行进位输出晶体管，栅极与所述上拉节点连接，第一极与所述第一时钟信号输入端连接，第二极与所述奇数行进位输出端连接；第二奇数行进位输出晶体管，栅极与所述奇数行下拉节点连接，第一极与所述奇数行进位输出端连接，第二极与第二电平输出端连接；第三奇数行进位输出晶体管，栅极与所述偶数行下拉节点连接，第一极与所述奇数行进位输出端连接，第二极与第二电平输出端连接；第一偶数行进位输出晶体管，栅极与所述上拉节点连接，第一极与所述第二时钟信号输入端连接，第二极与所述偶数行进位输出端连接；第二偶数行进位输出晶体管，栅极与所述奇数行下拉节点连接，第一极与所述偶数行进位输出端连接，第二极与第二电平输出端连接；以及，第三偶数行进位输出晶体管，栅极与所述偶数行下拉节点连接，第一极与所述偶数行进位输出端连接，第二极与第二电平输出端连接。5.如权利要求1所述的移位寄存器单元，其特征在于，所述复位子单元包括：复位晶体管，栅极与所述复位端连接，第一极与第二电平输出端连接，第二极与所述上拉节点连接；所述上拉节点下拉子单元包括：第一上拉节点下拉晶体管，栅极与所述奇数行下拉节点连接，第一极与第二电平输出端连接，第二极与所述上拉节点连接；以及，第二上拉节点下拉晶体管，栅极与所述偶数行下拉节点连接，第一极与第二电平输出端连接，第二极与所述上拉节点连接；所述下拉控制节点下拉子单元包括：第一下拉控制节点下拉晶体管，栅极与所述上拉节点连接，第一极与第二电平输出端连接，第二极与所述奇数行下拉控制节点连接；以及，第二下拉控制节点下拉晶体管，栅极与所述上拉节点连接，第一极与第二电平输出端连接，第二极与所述偶数行下拉控制节点连接。6.如权利要求1至5中任一权利要求所述的移位寄存器单元，其特征在于，所述下拉节点控制子单元包括：奇数行下拉控制节点控制模块，分别与所述奇数行电压输出端、所述奇数行下拉控制节点连接，用于当所述奇数行电压输出端输出第一电平时控制所述奇数行下拉控制节点和所述奇数行电压输出端连接；奇数行下拉节点控制模块，分别与所述上拉节点、所述奇数行电压输出端、所述奇数行下拉控制节点、所述奇数行下拉节点和所述第二电平输出端连接，用于当所述奇数行下拉控制节点的电位为第一电平时控制所述奇数行下拉节点与所述奇数行电压输出端连接，当所述上拉节点的电位为第一电平时控制所述奇数行下拉节点与所述第二电平输出端连接；下拉节点输入模块，分别与所述奇数行输入端、所述奇数行下拉节点、所述偶数行下拉节点和第二电平输出端连接，用于当由所述奇数行输入端输入的奇数行输入信号为第一电平时控制所述奇数行下拉节点和所述偶数...

【专利技术属性】
技术研发人员：杜瑞芳，王飞，王萨萨，马小叶，
申请(专利权)人：合肥鑫晟光电科技有限公司，京东方科技集团股份有限公司，
类型：新型
国别省市：安徽,34