一种扩展FPGA存储资源的方法技术

本发明专利技术公开了一种扩展FPGA存储资源的方法，该步骤如下：）在系统中配置FPGA1芯片模块，并通过高速接口与FPGA0芯片模块的高速接口连接；根据系统设计要求，将中间状态信息存储到RAM0当中；将RAM0中的数据通过高速接口传输到FPGA1芯片模块当中；在FPGA1芯片模块当中，通过高速接口将数据解析出来；通过数据提取模块将数据提取出来，然后存储到RAM1当中；通过读写控制选择模块，由I2C接口将数据从RAM中读出。本发明专利技术的一种扩展FPGA存储资源的方法和现有技术相比，大大提高了FPGA调试阶段的效率，扩展了FPGA存储资源，从而可以存储更多的中间状态信息，大大缩短了FPGA研发周期及芯片研发周期。

【技术实现步骤摘要】
一种扩展FPGA存储资源的方法
本专利技术涉及FPGA设计领域以及芯片FPGA原型验证，具体地说是一种扩展FPGA存储资源的方法。
技术介绍
目前FPGA器件在密度和复杂度上有了飞速的发展，Altera公司的Stratix系列以及Xilinx公司的Virtex系列芯片可达到数百万门的规模，对于几百万门的FPGA器件都嵌有微处理器、IP逻辑模块和多个高速接口标准。由于FPGA最大的特点就是具有静态可编程的特性或在线动态重构特性，使硬件的功能同软件一样可以通过编程来修改。这样就使设计修改变得十分便利，实时性好。可以使产品开发周期大大缩短，开发成本降低。在系统调试时，往往需要将中间状态信息保存到RAM当中，待系统出错后，变可以把RAM中的数据读出来进行分析，从而加快调试进度，但是对于FPGA芯片资源是固定的，逻辑资源又比较紧张，没有足够的RAM存储资源来存储更多的信息。公开的相关专利文件：名称为“一种多通道串行自适应误码测试装置及其测试方法”，该文件公开了“一种多通道串行自适应误码测试装置，包括FPGA模块、接口电路模块、控制接口模块、输出显示模块和控制模块，该FPGA模块包括伪随机码发生模块和多通道串行自适应误码比对模块，该FPGA模块分别连接接口电路模块、控制接口电路模块和输出显示模块，该控制模块连接控制接口模块；其中，该伪随机码发生模块产生多路伪随机码通过接口电路模块发送至与其连接的外部通信链路进行测试，该多路串行自适应误码比对模块接收伪随机码信号，并对接收的数据进行伪随机码码本比对，通过输出显示模块输出比对结果。该自适应误码测试装置结构简单、易于实现，能进行多通道实时误码比对且不受FPGA内部存储资源和缓存资源限制，具有良好的可扩展性和通用性”。名称为“一种可扩展可配置的FPGA存储结构和FPGA器件”，该文件公开了“一种可扩展可配置的FPGA存储结构和FPGA器件，所述FPGA存储结构包括：多个本地存储单元、控制器和两个时钟缓冲器；所述两个时钟缓冲器，分别用于向所述控制器的两个时钟输入端口提供不同的时钟信号；所述控制器，用于接收外部输入的写地址信号，在所述时钟信号的驱动下，生成对所述多个本地存储单元输出的多个使能信号和写地址解码信号；所述本地存储单元，包括本地存储器和用于向所述本地存储器的提供输入数据的选通器；基于每个本地存储单元的配置模式，根据使能信号，输入的写地址解码信号或读地址信号，以及所述输入数据，产生相应配置模式下的输出数据。利用上述存储结构实现中等容量的存储器设计，既可避免额外的逻辑资源消耗，又避免了使用块存储器带来的存储资源浪费”。上述公开文件与本
技术实现思路
要解决的技术问题，采用的技术手段都不相同。
技术实现思路
本专利技术的技术任务是提供一种扩展FPGA存储资源的方法。本专利技术的技术任务是按以下方式实现的，该扩展FPGA存储资源的方法的步骤如下：步骤1）在系统中配置FPGA1芯片模块，并通过高速接口与FPGA0芯片模块的高速接口连接；步骤2）根据系统设计要求，将中间状态信息存储到RAM0当中；步骤3）将RAM0中的数据通过高速接口传输到FPGA1芯片模块当中；步骤4）在FPGA1芯片模块当中，通过高速接口将数据解析出来；步骤5）通过数据提取模块将数据提取出来，然后存储到RAM1当中；步骤6）通过读写控制选择模块，由I2C接口将数据从RAM中读出。所述的步骤1）中的FPGA1芯片模块中预先配置RAM1、数据提取模块和读写控制选择模块。一种扩展FPGA存储资源的系统，包括FPGA0芯片模块、FPGA1芯片模块、数据提取模块和读写控制选择模块；所述的FPGA0芯片模块中配置RAM0和高速接口；所述的FPGA1芯片模块中配置高速接口、数据提取模块、RAM1、读写控制选择模块和I2C接口；所述的FPGA0芯片模块和FPGA1芯片模块之间的数据通过高速接口传输。所述的RAM0用于存储中间数据信息并传输数据信息。所述的高速接口用于完成FPGA0芯片模块和FPGA1芯片模块之间数据信息的传输接口。所述的数据提取模块配置于FPGA1芯片模块中并提取从高速接口传输的数据信息。所述的RAM1用于储存来自数据提取模块的数据信息，并传输信息至读写控制选择模块。所述的读写控制选择模块用于数据信息的读写控制和数据信息读写的选择，并将数据信息通过I2C接口输出。本专利技术的一种扩展FPGA存储资源的方法和现有技术相比，大大提高了FPGA调试阶段的效率，扩展了FPGA存储资源，从而可以存储更多的中间状态信息，大大缩短了FPGA研发周期及芯片研发周期。附图说明附图1为一种扩展FPGA存储资源的方法的流程框图。具体实施方式实施例1：配置扩展FPGA存储资源的系统：该系统包括FPGA0芯片模块、FPGA1芯片模块、数据提取模块和读写控制选择模块；所述的FPGA0芯片模块中配置RAM0和高速接口；所述的FPGA1芯片模块中配置高速接口、数据提取模块、RAM1、读写控制选择模块和I2C接口；所述的FPGA0芯片模块和FPGA1芯片模块之间的数据通过高速接口传输。所述的RAM0用于存储中间数据信息并传输数据信息。所述的高速接口用于完成FPGA0芯片模块和FPGA1芯片模块之间数据信息的传输接口。所述的数据提取模块配置于FPGA1芯片模块中并提取从高速接口传输的数据信息。所述的RAM1用于储存来自数据提取模块的数据信息，并传输信息至读写控制选择模块。所述的读写控制选择模块用于数据信息的读写控制和数据信息读写的选择，并将数据信息通过I2C接口输出。该扩展FPGA存储资源的方法的步骤如下：步骤1）在系统中配置FPGA1芯片模块，FPGA1芯片模块中预先配置RAM1、数据提取模块和读写控制选择模块；FPGA1芯片模块通过高速接口与FPGA0芯片模块的高速接口连接；步骤2）根据系统设计要求，将中间状态信息存储到RAM0当中；步骤3）将RAM0中的数据通过高速接口传输到FPGA1芯片模块当中；步骤4）在FPGA1芯片模块当中，通过高速接口将数据解析出来；步骤5）通过数据提取模块将数据提取出来，然后存储到RAM1当中；步骤6）通过读写控制选择模块，由I2C接口将数据从RAM中读出。通过上面具体实施方式，所述
的技术人员可容易的实现本专利技术。但是应当理解，本专利技术并不限于上述的几种具体实施方式。在公开的实施方式的基础上，所述
的技术人员可任意组合不同的技术特征，从而实现不同的技术方案。本文档来自技高网...

【技术保护点】
一种扩展FPGA存储资源的方法，其特征在于，该步骤如下：步骤1）在系统中配置FPGA1芯片模块，并通过高速接口与FPGA0芯片模块的高速接口连接；步骤2）根据系统设计要求，将中间状态信息存储到RAM0当中；步骤3）将RAM0中的数据通过高速接口传输到FPGA1芯片模块当中；步骤4）在FPGA1芯片模块当中，通过高速接口将数据解析出来；步骤5）通过数据提取模块将数据提取出来，然后存储到RAM1当中；步骤6）通过读写控制选择模块，由I2C接口将数据从RAM中读出。

【技术特征摘要】
1.一种扩展FPGA存储资源的方法，其特征在于，该步骤如下：步骤1）在系统中配置FPGA1芯片模块，并通过高速接口与FPGA0芯片模块的高速接口连接；步骤2）根据系统设计要求，将中间状态信息存储到RAM0当中；步骤3）将RAM0中的数据通过高速接口传输到FPGA1芯片模块当中；步骤4）在FPGA1芯片模块当中，通过高速接口将数据解析出来；步骤5）通过数据提取模块将数据提取出来，然后存储到RAM1当中；步骤6）通过读写控制选择模块，由I2C接口将数据从RAM中读出。2.根据权利要求1所述的一种扩展FPGA存储资源的方法，其特征在于，所述的步骤1）中的FPGA1芯片模块中预先配置RAM1、数据提取模块和读写控制选择模块。3.一种扩展FPGA存储资源的系统，其特征在于，包括FPGA0芯片模块、FPGA1芯片模块、数据提取模块和读写控制选择模块；所述的FPGA0芯片模块中配置RAM0和高速接口；所述的FPGA1芯片模块中配置高速接口、数据提取...

【专利技术属性】
技术研发人员：周玉龙，童元满，刘同强，刘刚，
申请(专利权)人：郑州云海信息技术有限公司，
类型：发明
国别省市：河南,41