超低功率减少耦合的钟控比较器制造技术

本申请公开一种超低功率减少耦合的钟控比较器。一种比较器电路(100)包括在预充电阶段期间可操作以接收电压的第一节点(116)和在预充电阶段期间可操作以接收电压的第二节点(122)。该比较器电路还包括第一可选择电流路径和第二可选择电流路径，所述第一可选择电流路径包括第一输入晶体管(MN15)和第一可编程电阻器(RT1)，所述第一可选择电流路径耦合到第一节点并用于选择性地使第一节点放电，所述第二可选择电流路径包括第二输入晶体管(MN51)和第二可编程电阻器(RT2)，所述第二可选择电流路径耦合到第二节点并用于选择性地使第二节点放电，并且与第一可选择电流路径互补操作。该比较器电路还包括用于响应于第一输入晶体管和第二输入晶体管之间的偏移而调节第一可编程电阻器和第二可编程电阻器的电阻的电路(125)。

Ultra low power reduced coupling clock controlled comparator

An ultra low power reduced coupling clock controlled comparator is disclosed herein. A comparator circuit (100) includes a first node (116) operable to receive voltage during the precharge stage and a second node (122) operable to receive voltage during the precharge stage. The comparator circuit also comprises a first choice of the current path and the second can choose the current path, the first choice of the current path includes a first input transistor (MN15) and the first programmable resistor (RT1), the first choice of the current path is coupled to the first node and the first node for the selective discharge, the second can be select the current path includes second input transistor (MN51) and second programmable resistor (RT2), the second can choose the current path is coupled to the second node and the second node for the selective discharge, and with the first alternative current path complementary operation. The comparator circuit also includes a circuit (125) for adjusting the resistance of the first programmable resistor and the second programmable resistor in response to an offset between the first input transistor and the second input transistor.

【技术实现步骤摘要】
相关申请的交叉参考不适用。关于联邦政府赞助的研究或开发的声明不适用。

技术介绍
优选实施例涉及钟控(clocked)比较器，根据应用该钟控比较器有时也被称为读出放大器触发器。钟控比较器(或读出放大器触发器)接收输入信号、参考信号以及时钟信号，并且在时钟转变时(例如，低到高转变)比较输入信号与参考信号，其中比较器输出然后转变到对应于输入信号是否超过参考信号的状态，并且由此指示输入信号是否超过参考信号。此类装置在功能上并成功地实施在许多电子电路中，但是有时基于该实施的附加限制导致常规方法不足以用于应用。因此，针对某些此类应用，优选实施例提供改进的时钟比较器。例如并且如以下更好理解的，某些转换器(诸如DC-DC转换器)在装置转换器控制器中可能要求超低(例如，纳安)功率消耗。优选实施例在该应用和其它应用中是有益的。通过进一步介绍，图1示出现有技术钟控比较器10的示意图。通常，比较器10包括晶体管的对称的左侧和右侧，该晶体管接收相应的输入Vin和Vref并且响应于时钟信号clk将信号耦合到锁存器级12。首先沿着比较器10的左侧看，节点14接收正电源电压(Vdd)并且连接到pMOS晶体管MP13的源极并连接到pMOS晶体管MP12的源极。pMOS晶体管MP13的栅极经连接以接收时钟信号clk，并且pMOS晶体管MP13的漏极连接到节点16。pMOS晶体管MP12的栅极连接到节点18，其还连接到nMOS晶体管MN12的栅极。pMOS晶体管MP12的漏极和pMOS晶体管MP13的漏极均连接到节点16，其进一步连接到nMOS晶体管MN12的漏极。nMOS晶体管MN12的源极连接到nMOS晶体管MN13的漏极，所述nMOS晶体管MN13具有经连接以接收输入信号Vin的其栅极和被连接到节点20的其源极。接着沿着比较器10的右侧来看，节点14进一步被连接到pMOS晶体管MP31的源极并且被连接到pMOS晶体管MP21的源极。pMOS晶体管MP31的栅极被连接以接收时钟信号clk，并且pMOS晶体管MP31的漏极被连接到节点18。pMOS晶体管MP21的栅极连接到节点16，其还连接到nMOS晶体管MN21的栅极。pMOS晶体管MP21的漏极和pMOS晶体管MP31的漏极均连接到节点18，其进一步连接到nMOS晶体管MN21的漏极。nMOS晶体管MN21的源极连接到nMOS晶体管MN31的漏极，所述nMOS晶体管MN31具有经连接以接收参考信号Vref的其栅极，其中对于某些应用Vref＝Vdd。最后，nMOS晶体管MN31的源极连接到节点20。完成图1的连接，节点20连接到nMOS晶体管MN0的漏极，nMOS晶体管MN0具有被连接以接收时钟信号clk的其栅极和被连接到接地的源极。节点16和节点18将分别示出为S#和R#的输入提供给锁存器级12。节点16将第一输入提供给与非(NAND)门22，并且节点18将第一输入提供给与非门24。示出为Q的与非门22的输出连接到与非门24的第二输入，并且示出为Q#的与非门24的输出连接到与非门22的第二输入。通常，锁存器12如在本领域是众所周知的S-R锁存器那样操作。更具体地，因此，输出状态是互补的，通过在Q#中使用“#”表示所指示，因此#Q与Q互补。此外，当在时钟上升转变期间锁存器12在其置位输入(即，S#(S的互补)等于0)处接收高信号时，Q的锁存器输出被置位为高(即，Q＝1)，而当在时钟上升转变期间锁存器12在其复位输入(即，R#(R的互补)等于0)处接收高信号时，Q的锁存器输出被复位为低(即，Q＝0)。此外，输出状态被保持直到下一个连续上升时钟转变。如现在结合图2进一步讨论，通过所谓的预充电阶段和再生阶段，锁存器12的上述操作结合比较器10的剩余装置来控制。具体地，图2示出具有跨越水平方向的时间和跨越每个竖直方向的电压的时序图，其中底部波形示出时钟信号clk，中间信号提供R#信号的示例，并且顶部信号提供S#信号的示例。此外，在信号clk为低时(即，在时间t0和t1之间和在时间t2和t3之间)显示为预充电阶段，并且当信号clk为高时(即，在时间t1和t2之间和时间t3和t4之间)显示为再生阶段。以下描述阶段描述符的意义和附加操作方面。在时间t0，信号clk转变为低并且开始预充电阶段，由此启用pMOS晶体管MP13和MP31并且将Vdd传导到节点16和节点18。对于本文中的讨论，Vdd的值同样被称为逻辑1，并且接地的值被称为逻辑0。因此，在预充电阶段，节点16和节点18两者以及因此在这些节点处的相应信号S#和R#充电至逻辑值1(或Vdd，其在本示例中等于1.2伏特)。在节点16和节点18处的值分别启用nMOS晶体管MN21和MN12，并且因此进一步将这些晶体管中的每个晶体管的相应源极充电至在每个晶体管的栅极处的相应电压(Vdd)，减去每个相应晶体管的阈值电压(VT)，因为在这个阶段期间没有针对任一晶体管的至接地的放电路径，因为响应于在其栅极处的低clk，nMOS晶体管MN0是断开的。此外，在锁存器12中，在节点16和节点18处的逻辑值1将相应的第一输入提供到与非门22和24中的每一个。然而，注意的是，由于输出与此类与非门两者的第二输入的交叉耦合，Q和#Q的先前互补与非门输出将保持不受影响，因为这些输出中的一者为逻辑0并且交叉连接到另一与非门的第二输入，由此确保该另一与非门的输出保持为逻辑1。在时间t1，信号clk转变为高并开始再生阶段，从而导致pMOS晶体管MP13和MP31关断。如通过从时间t1处开始的示例所示，如果Vref＞Vin，那么节点18(即，R#)通过MN21(通过节点16处的1启用)、MN31(因为Vref＞Vin而启用)以及MN0(通过clk变高而启用)的路径被放电，而同时节点18的放电使pMOS晶体管MP12能够维持节点16在逻辑1处，并且节点18处的0还禁用nMOS晶体管MN12。以相反方式并且如通过从时间t3处开始的示例所示，如果Vin＞Vref，那么节点16(即，S#)通过MN12(通过节点18处的1启用)、MN13(因为Vin＞Vref而启用)以及MN0(通过clk变高而启用)的路径被放电，而同时节点16的放电使pMOS晶体管MP21能够维持节点18在逻辑1处，并且在节点16处的低值还禁用nMOS晶体管MN21。虽然上述操作在各种应用中是可接受的，但是图2还示出两个转变骤降(dip)TD1和TD2，所述两个转变骤降通过虚线椭圆形被突出并且在S#和R#的相应信号波形中。具体地，在时间t3，在再次有Vin＞Vref情况下，则除了节点16和S#的稳定放电路径的开始之外，存在其中还启用针对节点18和R#的放电路径的短时间段，因为对于短时间段，nMOS晶体管MN31也被启用。具体地，在时间t3的紧前，节点16和节点18两者被预充电为高，从而启用nMOS晶体管MN12和MN21两者。在时间t3处，时钟转变为高并且启用nMOS晶体管MN0，因此节点16和节点18立即开始放电。对于Vin＞Vref的示例，nMOS晶体管MN13比nMOS晶体管MN31更强地(更高的电流驱动)被启用，并且因此节点16比节点18放电更快，但是无论在任何情况下，对于短时间段，节点16和本文档来自技高网...

【技术保护点】
一种比较器电路，其包括：第一节点，其可操作以在预充电阶段期间接收电压；第二节点，其可操作以在所述预充电阶段期间接收所述电压；第一可选择电流路径，其包括第一输入晶体管和第一可编程电阻器，所述第一可选择电流路径耦合到所述第一节点并用于选择性地使所述第一节点放电；第二可选择电流路径，其包括第二输入晶体管和第二可编程电阻器，所述第二可选择电流路径耦合到所述第二节点并用于选择性地使所述第二节点放电，并且关于所述第一可选择电流路径互补操作；以及用于响应于所述第一输入晶体管和所述第二输入晶体管之间的偏移而调节所述第一可编程电阻器和所述第二可编程电阻器的电阻的电路。

【技术特征摘要】
2015.11.25 US 14/951,8771.一种比较器电路，其包括：第一节点，其可操作以在预充电阶段期间接收电压；第二节点，其可操作以在所述预充电阶段期间接收所述电压；第一可选择电流路径，其包括第一输入晶体管和第一可编程电阻器，所述第一可选择电流路径耦合到所述第一节点并用于选择性地使所述第一节点放电；第二可选择电流路径，其包括第二输入晶体管和第二可编程电阻器，所述第二可选择电流路径耦合到所述第二节点并用于选择性地使所述第二节点放电，并且关于所述第一可选择电流路径互补操作；以及用于响应于所述第一输入晶体管和所述第二输入晶体管之间的偏移而调节所述第一可编程电阻器和所述第二可编程电阻器的电阻的电路。2.根据权利要求1所述的比较器电路：其中所述第一可编程电阻器耦合在所述第一输入晶体管的源极和放电参考电势之间；并且其中所述第二可编程电阻器耦合在所述第二输入晶体管的源极和所述放电参考电势之间。3.根据权利要求2所述的比较器电路，其中所述放电参考电势是接地的。4.根据权利要求1所述的比较器电路：其中所述第一可选择电流路径进一步包括耦合在偏置电压和所述第一晶体管的漏极之间的第一电阻器；并且其中所述第二可选择电流路径进一步包括耦合在偏置电压和所述第二晶体管的漏极之间的第二电阻器。5.根据权利要求4所述的比较器电路，其中所述第一晶体管和所述第二晶体管中的每个包括nMOS晶体管。6.根据权利要求4所述的比较器电路：其中所述第一可选择电流路径进一步包括在所述预充电阶段期间被禁用并且在再生阶段期间被启用的第三晶体管；并且其中所述第二可选择电流路径进一步包括在所述预充电阶段期间被禁用并且在所述再生阶段期间被启用的第四晶体管。7.根据权利要求6所述的比较器电路：其中所述第三晶体管耦合在所述第一节点和所述第一晶体管的漏极之间；并且其中所述第四晶体管耦合在所述第二节点和所述第二晶体管的漏极之间。8.根据权利要求7所述的比较器电路，并且其进一步包括：用于提供第一输出状态的第一输出；用于提供与所述第一输出状态互补的第二输出状态的第二输出；并且其中用于调节所述第一可编程电阻器和所述第二可编程电阻器的电阻的所述电路进一步用于响应于所述第一输出状态和所述第二输出状态中的至少一个的先前值而调节。9.根据权利要求1所述的比较器电路：其中所述第一可选择电流路径进一步包括在所述预充电阶段期间被禁用并且在再生阶段期间被启用的第三晶体管；并且其中所述第二可选择电流路径进一步包括在所述预充电阶段期间被禁用并且在所述再生阶段期间被启用的第四晶体管。10.根据权利要求9所述的比较器电路：其中所述第三...

【专利技术属性】
技术研发人员：R·乔汉，K·E·昆兹，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：美国;US