全自动锁定工作状态的高阻型数字鉴相器制造技术

图1所示本发明专利技术《全自动锁定工作状态的高阻型数字鉴相器》的高阻型数字鉴相器内部电路方框图，其工作原理说明如下：初态后另一输入信号加入，如果高阻态输出电平不在电平窗口比较器内时由于标识5的输出为“1”，则cp有计数脉冲输入，调整DAC的输出电平值直至标识5的输出为“0”；此时由于cp无计数脉冲输入则DAC的输出电平值保持在一个固定的值上，最终通过LF的调整，将高阻态输出电平锁定在[V2,V1]内的同步工作状态。反之，高阻态输出电平在电平窗口比较器内时由于标识5的输出为“0”直接cp无计数脉冲输入，经过LF调整将高阻态输出电平锁定在[V2,V1]内的同步工作状态。

High impedance digital phase discriminator with fully automatic locking working state

High resistance type digital as shown in Figure 1 of the present invention \high resistance type digital phase lock automatic working state phase\ which is an internal circuit diagram, its working principle is explained as follows: the initial state after another input signal into the high impedance state, if the output level is not in the level of the inner window comparator output identification the 5 is \1\, then CP is counting pulse input, output level adjustment of the value of the DAC 5 logo until the output is \0\; at the output level CP without counting pulse input value of DAC is maintained at a fixed value, finally through the LF adjustment, the high impedance output level [V2 in the lock, synchronous working state in V1]. On the other hand, the high resistance output level at the level of the inner window comparator output identification 5 to 0 CP without directly counting pulse input, after adjustment for LF high impedance output level will be locked at [V2, synchronous working state in V1].

【技术实现步骤摘要】

本专利技术对各种不同类型及用途的高阻型数字鉴相器，提供一个含有全自动锁定工作状态控制环节电路的IC或者模块内部电路的设计方案。本专利技术所涉及的内容与电路形式，其理论在现有发行刊物与书籍中并不存在，所依据的理论是专利技术者本人编写的专著《PLL设计的理论与应用》相关章节，例如第4.3节《环路滤波器LF充放电过程的解析》中相关内容。作为一种锁相环全自动锁定工作状态的高阻型数字鉴相器，这是一个全新概念的鉴相器。
技术介绍
现有高阻型数字鉴相器仅有一种形式，其中之一型号为74HC4046的IC式鉴相器，该系列鉴相器并未涉及到锁相环全自动锁定概念。a.LF输出值有效压缩化的意义锁相环在一个实际使用的工作环境中，它的VCO使用的频带范围是有限而不是控端信号在供电电源所对应的频带范围。即无论是控端信号的动态变化范围还是输出频率的动态变化范围，在一个实际使用的锁相环路中都是远远小于VCO自身可以提供的动态变化范围，尤其非石英晶振子型VCO；甚至考虑到设计参数的变化都是如此。同时，降低一个实际使用中的VCO动态变化范围对于提高锁相环输出信号的性能指标是一种有效方法。所采用的方法都与压缩LF输出值有关，这是前提条件。同时，一个实际使用中的锁相环路其同步状态下VCO工作频率所对应控端信号电平完全可能存在于VCO全动态变化范围内一个不确定的电位上。由此，需要一个可调式参考基准电平将这一实际使用中的锁相环路VCO控端信号电平覆盖在内。即需要二段式VCO控端信号电平调整方式，一种是粗调式，通过可调式参考基准电平这一方式将控端信号电平调整到覆盖着同步工作频率对应的控端信号电平，一种是细调式，符合工程设计要求实现一个实际使用的锁相环路中自主同步工作频率对应控端信号电平的被压缩调整范围的电平，这就是对LF的输出做压缩并且这一压缩后输出电平范围有效地符合覆盖工程设计要求。b.LF充放电模型的理论分析结果专利技术者本人编写的专著《PLL设计的理论与应用》的第4.3节《环路滤波器LF充放电过程的解析》中有一个分析结果如图4所示，说明着环路滤波器LF在充放电的过程中零输入响应有着自然回归到Vcc/2的趋势，同时使得LF的输出朝着回绕Vcc/2作震荡变化的趋势。对于高阻型数字鉴相器组环的锁相环路，LF输出中的高阻态输出处在Vcc/2是其处在各种不同电平位置中一个最佳形式，而且是一个可以实现的形式。这就是本专利技术的最为重要理论依据。
技术实现思路
新型高阻型数字鉴相器IC的内部电路配置方案，包含了以下技术，记：a.适用于所有的高阻型数字鉴相器类型，包括依据专利技术名称为《标准化设计高阻型数字鉴相器的结构原理方案》设计的鉴相器。鉴相器的输出接口电路原为CMOS型开关，现适配于CMOS型开关型，二选一数字模拟开关型，OPAMP型，场效应管开关型；b.计数脉冲合成、吞除、形成技术；c.电平窗口比较器技术；d.LF输出的压缩移动输出技术。这里，高阻型数字鉴相器是指鉴相器处理的信号符合通用型数字集成电路输入信号规格要求的信号波形即具有“H”与“L”二种态值的信号形式，鉴相器的输出规格也符合通用型数字集成电路输出信号规格要求，输出信号不仅具有“H”与“L”二种态值，还具有高阻态输出的信号形式即输出信号电平依赖于输出端外接电路的结构、输出阻抗为高阻即屏蔽输出。鉴相器的输入输出信号间关系，作为一个示例如图1所示。附图说明图1是鉴相器输入信号及内部鉴相器输出与相关控制信号关系示例图。其中，Wr,Wc为鉴相器外部输入(端)信号，PDo,INH,CP为鉴相器内部节点上的信号。图2为全自动锁定工作状态的高阻型数字鉴相器内部电路方框图，各个标识的器件说明如下：a.标识1即PD：鉴相器，作为《标准化设计高阻型数字鉴相器的结构原理方案》中的规定，有INH信号形成器，该信号在本专利技术的鉴相器作为一个控制信号需要使用；b.标识2即IC6的或门：Wr,Wc信号合成器，WrWc=00时输出“0”，其余输出“1”。c.标识3即IC7的与门：计数器触发信号数字开关，标识4即IC8的输出为“1”时开关导通，为“0”时开关断开，常态为“0”。d.标识4即IC8的与门：计数器触发信号数字开关的控制信号形成数字开关；数字开关控端信号为“1”时开关导通，为“0”时开关断开，常态为“0”。开关的控端信号如果INH为有效屏蔽控制信号则直接为INH信号，如果INH为有效屏蔽控制信号则该信号经反相输出后的信号；开关的输入信号为标识10的与非门输出信号。e.标识5即CP：计数器，计数器长度大于n+1，可以连续输出[2,n+1]地址码，其中n为标识为6的DAC位数。f.标识6即DAC：n位数模转换器，输出电压Vref是由VrefL,VrefH二个设定电平所决定的。g.标识8,9的IC9,IC10与标识10的与非门构成电平窗口比较器：窗口比较器的二个阀值V1,V2(V1>V2)是外部输入信号所决定的，当LF的输出电平位于窗口，则输出“L”，否则输出“H”。h.标识7即IC12：参考基准电平可调式电位压缩器，参考基准电平为DAC的输出电平；对LF的输出电平作压缩输出，压缩比是由R4/R3的阻值比所决定的。i.标识11即反相器IC13：鉴相器属于INH有效型的则无需反相器直通，鉴相器属于INH有效型的则无需要反相器。其它标识的器件说明如下：a.IC1,IC2的缓冲器：IC1为输入信号Wr，IC2为输入信号Wc的缓冲器。b.IC4的反相器(不带窗口型)：与内部电阻R1与外部电阻R2及电容C1构成一个有源积分型LF。c.IC5的跟随器：向外部输出有源积分型LF的输出值。d.IC3的反相器(不带窗口型)：供形成内部VCO使用。IC芯片的16端口分配说明如下：a.电源类的3个端口，各为数模电源Vcc与Vcca，模拟数字GND各一。b.Wr,Wc的2个鉴相器输入信号端口。c.IN,OUT的用于内部VCO的2个端口。d.R2,RC的有源积分型LF的电阻与电容接入端口。e.R3的压缩器参照电阻接入端口。f.LFout的LF跟随输出端口。g.VCOin的VCO控端输入信号端口。h.Vref的DAC输出上限值设置端口。i.V1,V2的窗口比较器上阀值V1与下阀值V2设置端口。图3是全自动锁定工作部分的电路方框图，内中各个标识的器件说明如下：a.标识1的加法器：对应图2中标识2的IC6或门；b.标识2的数字开关S1：对应图2中标识3的IC7与门，常态为“0”，控端为S2的输出；c.标识3的数字开关S2：对应图2中标识4的IC8与门，常态为“0”，控端为INH信号；d.标识4的CP：对应图2中标识5的计数器CP；e.标识5的电平窗口比较器：对应图2中标识8,9的IC9,IC10与标识10与非门构成电平窗口比较器；f.标识6的DAC：对应图2中标识6的DAC；g.标识7的加法器与标识8的压缩器：对应图2中标识7的IC12。图4是LF充放电模式在占空比为1:1下的响应输出，讨论时电容器有二个不同初始电平值这一条件。图5是使用模拟开关串联电阻取代DAC的电路图，R的取值根据Vref而定。具体实施方式由于本
技术实现思路
是基于《标准化设计高阻型数字鉴相器的结构原理方案》和《LF内置化高阻型数字鉴相器IC的设计案》这二项专利申请案基础上的，涉及上述本文档来自技高网...

【技术保护点】
适用于所有的高阻型数字鉴相器类型，包括依据专利技术名称为《标准化设计高阻型数字鉴相器的结构原理方案》设计的鉴相器；鉴相器的输出接口电路原为CMOS型开关，现适配于CMOS型开关型，二选一数字模拟开关型，OPAMP型，场效应管开关型。

【技术特征摘要】
1.适用于所有的高阻型数字鉴相器类型，包括依据发明名称为《标准化设计高阻型数字鉴相器的结构原理方案》设计的鉴相器；鉴相器的输出接口电路原为CMOS型开关，现适配...

【专利技术属性】
技术研发人员：张伟林，
申请(专利权)人：张伟林，
类型：发明
国别省市：上海;31