全自动锁定工作状态的高阻型鉴相器组环锁相环制造技术

本发明专利技术涉及全自动锁定工作状态的高阻型鉴相器组环锁相环。图1所示本发明专利技术的高阻型数字鉴相器内部电路方框图，其工作原理说明如下：初态后另一输入信号加入，如果高阻态输出电平不在电平窗口比较器内时由于标识5的输出为“1”，则cp有计数脉冲输入，调整DAC的输出电平值直至标识5的输出为“0”；此时由于cp无计数脉冲输入则DAC的输出电平值保持在一个固定的值上，最终通过LF的调整，将高阻态输出电平锁定在[V2,V1]内的同步工作状态。反之，高阻态输出电平在电平窗口比较器内时由于标识5的输出为“0”直接cp无计数脉冲输入，经过LF调整将高阻态输出电平维持在[V2,V1]内的同步工作状态。

【技术实现步骤摘要】
全自动锁定工作状态的高阻型鉴相器组环锁相环
本专利技术针对各种不同类型及用途的高阻型数字鉴相器，提供一个含有全自动锁定工作状态控制环节电路的IC或者模块内部电路的设计方案。本专利技术所涉及的内容与电路形式，其理论在现有发行刊物与书籍中并不存在，所依据的理论是专利技术者本人编写的专著《PLL设计的理论与应用》相关章节，例如第4.3节《环路滤波器LF充放电过程的解析》中相关内容，提出了一种全新概念全自动锁定工作状态的锁相环形式。
技术介绍
本件技术是对专利申请号：2015106451273《全自动锁定工作状态的高阻型数字鉴相器》件中主要适用于边沿式鉴相器组环的锁相环作匹配于包括电平式在内所有的高阻型鉴相器组环锁相环作设计更改。边沿式鉴相器的工作特征有实际工作的初始状态位于供电电源位置上，曳引过程属于单方向性的，每个鉴相器工作周期内仅有单脉冲输出。不同于边沿式鉴相器的电平式鉴相器工作特征有存在着实际工作的初始状态位于Vcc/2附近，整个曳引过程的每个鉴相器工作周期内为成对双向脉冲输出。
技术实现思路
在《全自动锁定工作状态的高阻型数字鉴相器》专利申请件中的技术上，匹配于本件技术对象电平式鉴相器新增的技术，包含了以下技术，记：a.LF输出的高效滤波与时滞特性的LPF技术；b.识别鉴相器初始工作状态的技术；c.计数器计数状态控制技术。定义与说明高阻型数字鉴相器是指鉴相器处理的信号符合通用型数字集成电路输入信号规格要求的信号波形即具有“H”与“L”二种态值的信号形式，鉴相器的输出规格也符合通用型数字集成电路输出信号规格要求，输出信号不仅具有“H”与“L”二种态值，还具有高阻态输出的信号形式即输出信号电平依赖于输出端外接电路的结构、输出阻抗为高阻即屏蔽输出。鉴相器的输入输出信号间关系，作为适用于本件技术的一个对象鉴相器例如专利申请号：2015106979265《正交化高阻型数字鉴相器》中符合该鉴相器的设计定义式相关信号关系示例图为图1所示。本专利申请文件中规定鉴相器中二个输入(端)信号记号为Wr与Wc，输出(端)信号记号为PDO。图1中Wr有信号Wc无信号这种鉴相器的初态其实际工作电位为Vcc/2附近，一个鉴相器输出周期内输出信号属于双向成对信号，属于本件技术要处理的对象鉴相器中完全不同于《全自动锁定工作状态的高阻型数字鉴相器》中的鉴相器工作状态。附图说明图1是一个案例的正交化鉴相器设计定义式中相关信号关系示例图。其中，测试法是指二个串联电阻其二端分别接鉴相器供电电源的二端，其中点接鉴相器的输出(端)PDo并作为测试电路的输出端，这就是测试法下鉴相器输出端的连接方法。图2为《全自动锁定工作状态的高阻型数字鉴相器》中该件内部原理电路方框图，各个标识的器件说明具体以该件内容为准。图3为本件中内部原理电路方框图a.标识1即PD：鉴相器，作为《标准化设计高阻型数字鉴相器的结构原理方案》中的规定，有INH信号形成器，该信号在本专利技术的鉴相器作为一个控制信号需要使用。b.标识2即IC6的或门：Wr,Wc信号合成器，WrWc=00时输出“0”，其余输出“1”。c.标识21即IC21的与门：Wr,Wc信号合成器，WrWc=11时输出“1”，其余输出“0”。d.标识3即IC7的与门：计数器触发信号数字开关，标识4即IC8的输出为“1”时开关导通，为“0”时开关断开，常态为“1”。e.标识4即IC8的与门：计数器触发信号数字开关的控制信号形成数字开关；数字开关控端信号为“1”时开关导通，为“0”时开关断开，常态为“1”。开关的控端信号如果INH为有效屏蔽控制信号则直接为INH信号，如果INH为有效屏蔽控制信号则该信号经反相输出后的信号；开关的输入信号为标识23的D触发器反相端输出信号Q。f.标识5即CP：计数器，计数器长度为N，P为计数器初始吞没数，可以连续输出[P,N]地址码，其中N-P=2M中的M为标识为6的DAC位数，有递增递减即+/-之分，控端为外部输入端Z，Z=1为递增式，Z=0为递减式。g.标识6即DAC：n位数模转换器，输出电压Vref是由VrefL,VrefH二个设定电平所决定的。h.标识8,9的IC9,IC10与标识10的与非门构成电平窗口比较器：窗口比较器的二个阀值V1,V2(V1>V2)是外部输入信号所决定的，当LF的输出电平位于窗口，则输出“L”，否则输出“H”。i.标识7即IC12：参考基准电平可调式电位压缩器，参考基准电平为DAC的输出电平；对LF的输出电平作压缩输出，压缩比是由R4/R3的阻值比所决定的。j.标识11即反相器IC13：鉴相器属于INH有效型的则无需反相器直通，鉴相器属于INH有效型的则无需要反相器。k.标识22为一个原型为HC4053的二路选择器：“0”端接IC21与门输出，“0”端接地，“COM”共端接标识23的D触发器时钟输入端，“a”为控端，“a=0”时IC21与门输出接入到D触发器时钟端，“a=1”时D触发器时钟端加载一个接地信号。l.标识23为一个上升边沿型D触发器：复位端R(=H)接电平窗口比较器输出即IC11的输出，如果输出为“H”即为允许计数，由于D触发器经复位后的反向端输出Q为“H”，吻合规定。如果输出为“L”为D触发器正常工作状态。其它标识的器件说明如下：a.IC1,IC2的缓冲器：IC1为输入信号Wr，IC2为输入信号Wc的缓冲器。b.IC4的反相器(不带窗口型)：与内部电阻R1与外部电阻R2及电容C1构成一个有源积分型LF。c.IC5的跟随器：向外部输出有源积分型LF的输出值。d.IC3的反相器(不带窗口型)：供形成内部VCO使用。e.LPF的外接无源型，端口L1、L2：如果鉴相器为边沿式，可以短接但建议接一个RC型LPF；如果鉴相器为电平式，需接LC(前)、RC(后)各一的LPF，建议加重惰性的LPF。IC芯片的其它端口说明如下：a.电源类的4个端口，各为数模电源Vcc与Vcca，模拟数字GND各一。b.Wr,Wc的2个鉴相器输入信号端口。c.IN,OUT的用于内部VCO的2个端口。d.R2,RC的有源积分型LF的电阻与电容接入端口。e.R3的压缩器参照电阻接入端口。f.LFout的LF跟随输出端口。g.VCOin的VCO控端输入信号端口。h.Vref的DAC输出上限值设置端口。i.V1,V2的窗口比较器上阀值V1与下阀值V2设置端口。j.Z的计数器递增递减的设置控端。k.L1、L2的外接LPF加载端口。新增内容的说明计数器递增递减设置的意义《全自动锁定工作状态的高阻型数字鉴相器》件默认计数器为递增型，仅可适合鉴相器初态的实际电位为”L”这一锁相环工作模式，通过该端的新设也可对应鉴相器初态的实际电位为”H”及其它位于供电电位之间的锁相环工本文档来自技高网...

【技术保护点】
1.一种全自动进入锁相环锁定状态技术，适用的对象鉴相器为依据专利申请号：2015106448849《标准化设计高阻型数字鉴相器的结构原理方案》规定生成的高阻态控制信号INH与相位差检出信号a，并提供给专利申请号：2015106448849《高阻型数字鉴相器输出级的标准型接口电路》与专利申请号：2017104018440《高阻型鉴相器输出级非FET开关类的标准型接口电路》形成配套输出接口电路，符合对象鉴相器全模式工作状态要求，包括：有源积分环路滤波器LF内置化，LF输出高度惰性化LPF，LF输出经Buffer后作为监视窗口对外输出，预留无窗口型反相器供外置式VCO之用，电平移动压缩器，高阻电位线OK判断器，M位数模转换器DAC，模N(-P=”2

【技术特征摘要】
1.一种全自动进入锁相环锁定状态技术，适用的对象鉴相器为依据专利申请号：2015106448849《标准化设计高阻型数字鉴相器的结构原理方案》规定生成的高阻态控制信号INH与相位差检出信号a，并提供给专利申请号：2015106448849《高阻型数字鉴相器输出级的标准型接口电路》与专利申请号：2017104018440《高阻型鉴相器输出级非FET开关类的标准型接口电路》形成配套输出接口电路，符合对象鉴相器全模式工作状态要求，包括：有源积分环路滤波器LF内置化，LF输出高度惰性化LPF，LF输出经Buffer后作为监视窗口对外输出，预留无窗口型反相器供外置式VCO之用，电平移动压缩器，高阻电位线OK判断器，M位数模转换器DAC，模N(-P=”2M”)计数器CP，CP时钟控制开关，计数器计数状态决定器(以下简称决定器)；本件技术是针对专利申请号：2015106451273《全自动锁定工作状态的高阻型数字鉴相器》件的技术升级，对象鉴相器纳入了电平式鉴相器作出吻合全模式工作状态要求的新技术，具体的新技术形式在于，包括：
A新增计数方式的外接设置端，改原递增方式计数为可递增递减双向计数方式；
BLF输出的一路原接经一个外接电阻加载在电平移动压缩器负端方式为插入一个可接高度惰性化...

【专利技术属性】
技术研发人员：张伟林，
申请(专利权)人：张伟林，
类型：发明
国别省市：上海;31